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EDA 技术实用教程
第 2 章
EDA设计流程及其工具
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设计流程
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图2-1 应用于FPGA/CPLD的EDA开发流程
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设计流程
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设计输入(原理图/HDL文本编辑)
1. 图形输入
状态图输入
波形图输入
原理图输入
在EDA软件的图形编辑界面上绘制能完成特定功能的电路原理图
(注意,与Protel画的原理图的区别)
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设计流程
设计输入(原理图/HDL文本编辑)
缺点:
优点:
不需要学VHD;
比较容易掌握,直观且方便
与实际的电路布局接近,易于控制规模
不同eda软件设计的电路不兼容;
无法实现自顶向下的设计
不便于电路的优化处理;
移植性差;
易读性差;
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2. HDL文本输入
将使用了某种硬件描述语言(HDL)的电路设计文本,如VHDL或Verilog的源程序,进行编辑输入。
设计流程
设计输入(原理图/HDL文本编辑)
总体上,HDL是最基本、最有效和最通用的输入方法。
虽然某些EDA软件能够将状态图输入的方式自动生成VHDL或Verilog的程序,但是局限性很大。
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设计流程
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综合
整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述,依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合,最终获得门级电路甚至更底层的电路描述网表文件。
软件描述与网表文件的映射,不是唯一的,优化也不是单方向的。
适配
将由综合器产生的网表文件配置于指定的目标器件中,使之产生最终的下载文件,如JEDEC、Jam格式的文件。
适配器的操作包括:底层器件配置、逻辑分割、逻辑优化、逻辑布局布线等。适配完成生成编程文件和时序仿真文件。
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设计流程
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时序仿真与功能仿真
时序仿真
接近真实器件运行特性的仿真
功能仿真
直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟
编程下载
硬件测试(实验时介绍)
通常,将对CPLD的下载称为编程(Program),对FPGA中的SRAM进行下载称为配置(Configure)。
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ASIC及其设计流程
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ASIC(Application Specific Integrated Circuits,专用集成电路)
图2-2 ASIC分类
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ASIC及其设计流程
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ASIC设计方法
图2-3 ASIC实现方法
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一般ASIC设计的流程
一般ASIC设计的流程
一般ASIC设计的流程
一般ASIC设计的流程
一般ASIC设计的流程
一般ASIC设计的流程
一般ASIC设计的流程
一般ASIC设计的流程
一般ASIC设计的流程
一般ASIC设计的流程
一般ASIC设计的流程
一般ASIC设计的流程
一般ASIC设计的流程
图2-4 ASIC设计流程
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