电子与通信工程系上节回顾?基本组合逻辑的描述方法?编码器优先级-无优先级?译码器?多路选择器优先级-无优先级?运算器?比较器电子与通信工程系时序部件?时序逻辑电路在任一时刻的输出信号不但与当时的输入信号有关,而且还依赖于电路原来的状态,因此这类电路必须具有记录过去状态的能力。?基本时序器件?触发器?锁存器电子与通信工程系Latch?锁存器是电平触发的,锁存器的值在时钟的一个逻辑状态可以更改,在另一个逻辑状态被保存下来,因此在使能阶段输入端的一个毛刺也会导致电路的误操作,无法阻止毛刺的传播,容易产生较多的竞争冒险现象。?除少数芯片是基于latch设计以外,绝大部分集成电路设计都是基于触发器的设计。使用FPGA实现电路时,应该避免使用锁存器。电子与通信工程系触发器?触发器是边沿触发的,它的存储操作发生在时钟的跳变处,它的输出一直维持到下一次时钟跳变。?在VHDL语言中是用一条WAIT语句或一条在进程中的检测时钟沿的跳变的IF语句来描述的。电子与通信工程系触发器的描述PROCESSBEGINWAIT UNTIL (edge)…ENDPROCESS;PROCESS(sensitivity list)BEGINIF(edge)…ENDIF; END PROCESS;使用WAIT语句时,进程不需要敏感表,WAIT UNTIL语句就相当于敏感表的功能。在使用IF语句时应该将时钟信号放入敏感表中。电子与通信工程系时钟沿的描述?两种方法:event属性或函数调用推荐使用event描述clk’event AND clk=‘1’ --上跳沿的event属性描述clk’event AND clk=‘0’ --下跳沿的event属性描述不推荐使用函数调用rising_edge(clk)--上跳沿的函数调用falling_edge(clk)--下跳沿的函数调用电子与通信工程系时钟沿的描述?在电路设计中,推荐使用event属性来描述时钟跳变,因为一些VHDL的综合工具并不支持函数调用。?时钟沿在作为IF或ELSIF语句的条件时,只可以单独使用,不能和其他条件共存。?当某一IF语句或ELSIF语句后有时钟沿做条件时,就不可以在有ELSE辅句电子与通信工程系Latch的描述?锁存器是利用不完全赋值来描述PROCESS(sensitivity list)BEGINIFlatch_enable=‘1’THENsignal_a<=…ENDIF;ENDPROCESS;电子与通信工程系复位resetclock图3―3 时序部件的复位复位由此生效复位由此生效异步复位同步复位电子与通信工程系?同步复位异步复位
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