fpga实验报告实验.doc

西南科技大学实验报告课程名称:基于FPGA的现代数字系统设计实验名称:基于HDL十进制计数、显示系统设计姓名:学号:班级:通信1301指导教师:桂华西南科技大学信息工程学院制基于HDL十进制计数、显示系统设计实验目的掌握基于语言的ISE设计全流程;熟悉、应用VerilogHDL描述数字电路;掌握基于Verilog的组合和时序逻辑电路的设计方法;掌握chipscope片逻辑分析仪的使用与调试方法。实验原理实验容:设计具有异步复位、同步使能的十进制计数器,其计数结果可以通过七段数码管、发光二极管等进行显示。模块端口信号说明:输入信号:Clk_50m---系统采样时钟clk-------待计数的时钟clr---------异步清零信号,当clr=0,输出复位为0,当clr=1,正常计数ena---------使能控制信号,当ena=1,电路正常累加计数,否则电路不工作输出信号:q[6:0]---------驱动数码管,显示计数值的个位cout-----------1bit数据,-----------共阳级数码管,公共端(接地,参考开发板原理图以自顶向下的设计思路进行模块划分: 整个系统主要设计的模块是:十进制计数模块和数码管驱动模块,由于实验板的按键为实现硬件防抖,则需要将按键输入的时钟clk,先通过消抖模块消抖后,再输出至后续使用。十进制计数器模块设计输入:CLK-------待计数的时钟CLR---------异步清零信号,当CLR=0,输出复位为0,当CLR=1,正常计数。EN---------使能控制信号,当EN=1,电路正常累加计数,否则电路不工作输出:SUM[3:0]----------计数值的个位。即,在CLK上升沿检测到SUM=9时,SUM将被置0,开始新一轮的计数。tc------------计数值的十位进位,即:只有在时钟CLK上升沿检测到SUM=9时,TC将被置1,其余情况下TC=0;在设计中可以使用always,if-else-if语句实现,设计中注意不要在两个以上的always模块中对同一个变量进行赋值,否则会产生多重赋值源(multi-source)的问题。数码管显示驱动模块()输入:input4[3:0]-------待显示的数值输出:out7[6:0]----------驱动数码管的七位数值(注意下表中out的对应位)数码输入sum输出out对应码(h)3210Aout[0]Bout[1]Cout[2]Dout[3]Eout[4]Fout[5]Gout[6]501010100100A4601100100000A070**********F8100000000008091001000010084A10**********b**********E0C**********B1d**********C2E**********B0F**********B83)消抖模块(1)按键抖动的产生原因:通常的按键所用开关为机械弹性开关,当机械触点断开、闭合时,由于机械触点的弹性作用,一个按键开关在闭合时不会马上稳定地接通,在断开时也不会一下子断开。因而在闭合及断开的瞬间均伴随有一连串的抖动,为了不产生这种现象而作的措施就是按键消抖。(2)本次实验提供的消抖模块简介电平检查模块:检测输入的按键是否被按下或者释放,并分别将H2L_Sig,L2H_Sig拉高,并随后拉低,给出按键的操作信息。延时模块:对输入的信号变化时刻进行计时并观察信号的变换情况,对输出端口进行恰当地赋值实验资料中将给出消抖模块设计源代码。对模块的具体设计细节不需理解,消抖模块不要求仿真实验步骤创建工程。为工程,为工程命名、指定存储路径个文件夹。计数器及数码管驱动模块设计创建VHD模块文件,对各个模块进行设计计数器模块代码编写modulet10(clk,clr,en,sum,tc); inputclk,clr,en; outputreg[3:0]sum;outputtc; assigntc=(sum==4'b1111); always(posedgeclk,negedgeclr) begin if(~clr)sum<=4'b0000; elseif(en) begin sum=sum+1'b1; if(sum==4b'1010) sum<=4b'0000;end elsesum<=sum; endendmodule数码管驱动模块代码编写moduleled( input[3:0]input4, outputreg[6:0]out7); always(input4) begin case(input4) 4'd0:out7=7'h01; 4'd1:out7=7'h4f; 4'd2:out7=7'h12; 4'd3:out7=7'h06;