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填空题1,、硬件描述语言(HDL)是EDA技术的重要组成部分,是电子系统硬件行为描述、结构描述、数据流描述的语言。它的种类很多,如VHDL、VerilogHDL、AHDL。CPLD是寄语乘积项的可编程结构,即由可编程的与阵列和固定的或阵列来完成功能。面FPGA采用查找表LUT结构的可编程结构。VerilogHDL的数字可以用二进制、十进制、八进制和十六进制4仲不同数制来表示。在VerilogHDL中还存在两种特殊的取值,高阻态(Z或者z)和不定态(X或者x)。VerilogHDL模块的I/O声明模块端口定义中各端口数据流动方向,包括输入(input)、输出(output)和双向(inout)。6、FPGA由可编程逻辑块(CLB)、可编程互连单元(I/O)和可编程互连三种可编程电路和一个SRAM结构的配置存储单元组成。7、摩尔状态机中,其输出只是当前状态值的函数,并且仅在时()()沿到来时才发生变化。8、EDA数字系统工程设计流程包括:设计准备、设计输入、设计实现、器件编程与配置、设计验证。9、对综合而言,VerilogHDL的wire型变量的取值可以是0、1、x和z。10、如果VerilogHDL操作符的操作数只有1个,称为单目操作;如果操作符的操作数有2个,称为双目操作;如果操作符的操作数有3个,称为三目操作。11、QuartusⅡ的编程系在设计文件包括引脚锁定和编程下载两个部分。12、VerilogHDL中,register型变量有reg、integer、rea和time4种。13、VerilogHDL的模块短空定义用来声明电路设计模块的输入端口和输出端口。14、VerilogHDL的功能描述是用来描述设计模块的内部结构和模块端口间的逻辑关系。15、在VerilogHDL中,赋值语句有门基元、连续赋值、过程赋值和非阻塞赋值4种。16、VerilogHDL的连续赋值语句的关键字是assign,赋值符号是=。17、在VerilogHDL中,结构描述包括门级(GateLevel)和开关级(SwitchLevel)两种抽象级别。18、VerilogHDL的always块语句中的语句是顺序语句,always块本身却是并行语句。19、在VerilogHDL模块中,任务用来单独完成某项具体任务,并被模块或其他任务调用。20、在VerilogHDL的语句中,系统对表达式的值进行判断,若值为0,则按假处理;若为1,则按真处理。21、一个完整的VerilogHDL设计模块包括:端口定义、I/O声明、信号类型声明和功能描述4个部分。22、Verilog模块可以非为两种类型:一种是未了让模块最终能生成电路的结构,另一种只是为了测试所设计电路的逻辑功能是否正确。23、在VerilogHDL中,使用posedge关键字声明事件是由输入信号的上升沿触发的;使用negedge关键字声明事件是由输入信号的下降沿触发的。?答:元件例化语句作用:把已经设计好的设计实体称为一个元件成个模块,它可以被高层次的设计引用,是使VerilogHDL设计构成自上而下层次设计的重要途径。?答:VerilogHDL提供了丰富的运算操作符,其中包括逻辑操作符、算术操作符、关系操作符、等式操作符、条件操作符、位操作符、缩位操作符、移位操作符和拼接操作符等9类。。答:层次化设计是一种模块化的设计方法,设计人员对设计的描述由上而下逐步展开,符合常规的思维习惯;由于顶层设计与具体的器件和工艺无关,因此易于在个种可编程逻辑器件中间进行移植。层次化的设计方法可以使多个设计人员同时进行操作,有利于对设计任务进行合理的分配并用系统工程的方法对设计进行管理。?答:将设计文件中的输入、输出信号定位到所选期间的具体物理管脚。。答:自顶而下的设计指的是将一个大规模的数字电路系统从功能上化为若干个不相交的子模块,每个子模块又可以根据需要在功能上化为若干个二级子模块,依此类推,直到功能模块小到比较容易实现为止。:在描述组合逻辑电路时,always在使用上有以下几个特点(或者说是规则);1)在敏感列表中使用电平敏感事件,不要使用边沿敏感。为变量赋值的使用阻塞赋值,不要使用非阻塞赋值。另外,在always块内被赋值的变量必须为寄存器型变量。因此尽管在组合逻辑中不包含任何记忆单元,但是如果变量需要在always块内被赋值,就必须定义为寄存器型,这并不表示所描述的数字电路系统中包含有记忆元件。$stop和$finish的区别是什么? 答:系统任务$stop和$finish的区别是,系统任务