双口ram.doc

. 1引言 协议应用于高速动车组列车通信网络时,产生中央控制单元处理器 PXA270 20020 相连的时序不匹配问题,若用通用数字电路模块进行时序转换, PXA270 需占用 PXA270 专门的资源(CPU 时间片)20020 的寄存器、数据包缓冲区进行低速读写访问(对COM20020 的相邻两次读操作相隔至少 300 ns) ,这样将增加处理器的负担。基于这种现状,提出一种基于 FPGA 的PXA270 外设时序转换接口设计方案,以FPGA 为桥梁进行时序转换, 并增加存储器直接访问 DMA(Direct Memory Aeeess) 功能,即 FPGA 自动完成数据包的收发工作, PXA270 则只需高速读写访问 FPGA 中的同步双口 RAM 。 2 时序转换接口整体设计 FPGA 对外接白采用 FPGA 连接 PXA270 处理器与外设以解决 PXA270 处理器与外设直接连接时的时序不匹配问题。如图 1所示, FPGA 从PXA270 处理器获得地址总线(ADDRBUS[17..14] ,ADDRBUS[9..0]) ,片选信号(SYSCS5) ,读允许(SYSOE) ,写允许(SYSWE) ,并提供双向数据端口 DATABUS[7..0] (可根据实际应用修改为 32 位或 16位等),中断(interrupt) ;同时, FPGA 向COM20020 提供特定的总线接口,20020_DS ,COM20020_CS ,COM20020_DIR ,COM20020_DATABUS [7..0] , COM20020_ADDRBUS[2..0] 等。 内部功能实现 PXA270 和外设之间的连接是将 FPGA 中的双口 RAM 作为数据中转站,以此间接相连。该设计由以下 4个功能模块组成。(1)PXA270 对外设指定寄存器单次写操作 PXA270 先将所要写的数据送人双口RAM ,然后 PXA270 向FPGA 的命令寄存器写入对该外设指定寄存器的单次写指. 令,然后 FP-GA 根据接收到的命令将 RAM 中的数据输出到外设数据总线,同时给出对外设的写时序。(2)PXA270 对外设指定寄存器单次读操作 PXA270 先向 FPGA 的命令寄存器写入对该外设指定寄存器的单次读指令,此时, FPGA 给出对外设的读时序,并驱动 RAM 的地址总线、写时钟等信号,将外设数据总线上的数据传送到 RAM 中。再延时 1μs,PXA270 从RAM 中读出数据。(3)PXA270 对外设批数据写操作与单次写操作不同的是, PXA270 需先将所要写入的数据存储到 RAM 的连续空间,然后向 FPGA 的命令寄存器写入批数据写操作指令, FP-GA 根据接收到的命令将 RAM 中的数据分次送至外设数据总线,且 20020 的写时序与之同步。(4)PXA27 0对外设批数据读操作由FPG A给出对外设的连续多次读时序将外设中的数据送人 RAM ,完成存储工作。 PXA270 等待批数据读完成中断发生后对 RAM 进行连续读。 3 功能模块设计 20020 有80xx-like 和68xx-like 两种总线访问方式。这里中实现 68xx-like 访问方式,图 2为其读写访问时序。读写时序的共同要求为:片选信号 CS必须先于