eda实验报告二(一位全加器的设计).doc

实验二:一位全加器的设计一、实验目的1、。2、了解EDA的设计过程。3、通过实例,。4、学习和掌握全加器的设计原理。5、初步掌握该实验的软件仿真过程。二、实验仪器PC机,操作系统为Windows7,本课程所用系统均为Windows7(下同),。实验步骤创建工程,在File菜单中选择NewProjectWizard,弹出对话框如下图所示在这个窗口中第一行为工程保存路径,第二行为工程名,第三行为顶层文件实体名,和工程名一样。2、新建设计文本文件,在file中选择new,出现如下对话框:选择VHDLFile点击OK。文本输入,在文本中输入如下程序代码:libraryieee;;ENTITYxor31isport(a,b,cin:instd_logic;sum:outstd_logic);endxor31;ARCHITECTUREd1OFxor31isbeginsum<=axorbxorcin;endd1;libraryieee;;ENTITYand21isport(a,b:instd_logic;c:outstd_logic);endand21;ARCHITECTUREd2OFand21isbeginc<=aandb;endd2;libraryieee;;ENTITYor31isport(s1,s2,s3:instd_logic;y:outstd_logic);endor31;ARCHITECTUREd3OFor31isbeginy<=s1ors2ors3;endd3;libraryieee;;ENTITYf_adder1isport(a,b,cin:instd_logic;cout,sum:outstd_logic);endf_adder1;ponentand21isport(a,b:instd_logic;c:outstd_logic);ponentxor31isport(a,b,cin:instd_logic;sum:outstd_logic);ponentor31isport(s1,s2,s3:instd_logic;y:outstd_logic);ponent;signals1,s2,s3:std_logic;beginu1:xor31portmap(a,b,cin,sum);u2:and21portmap(a,b,s1);u3:and21portmap(b,cin,s2);u4:and21portmap(a,cin,s3);u5:or31portmap(s1,s2,s3,cout);endbhv;然后保存到工程中,结果如下图所示:4、编译,如果有多个文件要把这个文件设为当前顶层实体,这样软件编译时就只编译这个文件。点击projet->SetasTop-levelEntityCtrl+Shift+J接下来进行编译,点击processing->pilation,见下5、仿真验证,打开波形编辑器,新建一个波形仿真文件,如下图:然后选择菜单“View”→“Utility”→“NodeFinder”出现如下对话框,在“Filter”中选择“Pins:all”,再点击“List”即在下边的“NodeFound”框中出现本设计项目中所有端口引脚列表,从端口列表中选择所需要的,并逐个拖到波形编辑器窗口中。接下来编辑输入信号波形,如下图所示:设置仿真时间区域,选择菜单“Edit”→“EndTime”…然后将编辑好的信号波形保存,点击波形仿真,仿真结果如下图所示:6、选择菜单“Tools”→“NetlistViewers”→“RTLviewer”得到如下电路图: