《EDA技术基础》实验报告学院:信息科学技术学院专业:电子信息工程指导教师:龙翔完成日期:2013年12月目录实验一MAX-plusll及开发系统使用…………………………、、3实验二高速四位乘法器设计……………………………………6实验三秒表的设计………………………………………………9实验四序列检测器的设计………………………………………13实验五数字频率计的设计………………………………………18六实验总结…………………………………………20实验一一:实验名称:MAX-plusll及开发系统使用二:实验内容利用MAX-plusII中的图形编辑器设计一半加器,进行编译、仿真,并将其设置成为一元件。2、建立一个更高的原理图设计层次,利用前面生成的半加器元件设计一个全加器,进行编译、仿真,并将其设置成为一个元件。3、再建立一个更高的原理图设计层次,利用前面生成的半加器元件设计一个全加器,进行编译、仿真。4、选择器件“Assign”“Device”“MAX7000S”“EPM7128SLC84-6”,并根据下载板上的标识对管脚进行配置。然后下载,进行硬件测试,检验结果就是否正确。)、半加器图2)全加器图3)四位全加器四:仿真图1)、半加器仿真图2)、全加器仿真图3)、四位全加器仿真图实验二一:实验名称高速四位乘法器设计二:实验内容1、利用MAX-plusⅡ中的图形编辑器设计1-4的二进制乘法器,进行编译、仿真,并将其设置成为一元件,命名为and14。2、建立一个更高得原理图设计层次,利用前面生成的1-4的二进制乘法器与调用库中的74283元件设计一高速4位乘法器。三:实验程序1、2、四:仿真图实验三一:实验名称秒表的设计二:实验内容(一)、实验步骤1、采用自顶向下的设计方法,首先将系统分块;2、设计元件,即逻辑块; 3、一级一级向上进行元件例化(本实验只需例化一次即可),设计顶层文件。(二)、实验程序设计原理实验程序如三所示,其中输入信号分别为使能信号ENA、清零信号CLR、时钟信号CLK,输出信号有秒针信号CA与分针信号CB。实验原理为通过始终信号,控制两个计数器的计数来实现的,当始终上升沿到来时,对信号CAI进行计数,当CAI计数达到59,则产生一个进位1,从而对信号CBI进行计数,即信号CAI每次达到59就对信号CBI进行计数一次,同时下个时钟上升沿到来时,信号CAI复位为0、当信号CBI达到59时,则下个时钟上升沿到来时,信号CBI复位为0。;USEIEEE、STD_LOGIC_1164、ALL;USEIEEE、STD_LOGIC_UNSIGNED、ALL;ENTITYMSISPORT(CLK,CLR,ENA:INSTD_LOGIC; CA,CB:BUFFERSTD_LOGIC_VECTOR(5DOWNTO0));ENDENTITYMS;ARCHITECTUREAREOFMSIS SIGNALCAI:STD_LOGIC_VECTOR(5DOWNTO0); SIGNALCBI:STD_LOGIC_VECTOR(5DOWNTO0); BEGINPROCESS(CLK,CLR,ENA)IS BEGIN IFCLR='1'THEN CAI<="000000"; CBI<="000000"; ELSIFCLK'EVENTANDCLK='1'THEN IFENA='1'THEN IFCAI="111011"THENCAI<="000000";CBI<=CBI+1; IFCBI="111011"THENCBI<="000000"; ELSECBI<=CBI+1; ENDIF; ELSECAI<=CAI+1; ENDIF; ENDIF; ENDIF;ENDPROCESS;CA<=CAI;CB<=CBI;ENDARCHITECTUREARE四:仿真图实验四一:实验名称序列检测器的设计二:实验内容(一)、实验步骤1、序列检测器的基本工作过程:序列检测器用于检测一组或多组由二进制码组成的脉冲序列信号,在数字通信中有着广泛的应用。当序列检测器连续收到一组串行二进制码后,如果这组码与检测器中预先设置的码相同,则输出1,否则输出0。由于这种检测的关键在于正确码的收到必须就是连续的,这就要求检测器必须记住前一次的正确码及正确序列,直到在连续的检测中所收到的每一位码都与预置的对应码相同。在检测过程中,任何一位不相等都将回到初始状态重新开始检测。方框图如下:2、状态机的基本设计思想:在状态连续变化的数字系统设计中,采用状态机的设计思想有利于提高设计效率,增加程序的可读性,减少错误的发生几率。同时,状态机的设计方法也就是数字系统中一种最常用的设计方法。一般来说,标准状态机可以分为摩尔(Moore)机与米立(Mealy)
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