EDA技术复习大纲1.doc

EDA技术复习大纲1.docEDA技术复习大纲
题型：填空，判断改错，读程题，编程题(3道)、问答题，共100分。
EDA、FPGA及quart us软件基础知识：如quart us相关文件的后缀名；quartus软 件使用常用命令，如管脚分配，编译，编程下载等(2的开发流程)
复习计数器、分频电路的设计、7段译码器设计、数字时钟、抢答器，数字秒表的 设计。(全加器)
编程题实体部分已经写好。
全加器的VHDL程序设计：全加器的逻辑表达式为：
S = a®b® ci
Co = (a・b) + (a・ci) + (b*ci)
Quartus II中创建一个EDA工程的流程。
计数和分频综合题
ENTITY DVF IS
PORT ( CLK : IN STD_L0GIC:
D : IN STD_LOGIC_VECTOR(7 D0WNT0 0);
FOUT : OUT STD_LOGIC );
END;
ARCHITECTURE one OF DVF IS
SIGNAL FULL : STD_LOGIC:
BEGIN
P_REG: PROCESS(CLK)
VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0);
BEGIN
IF CLK' EVENT AND CLK = ' 1' THEN
IF CNT8 = "11111111" THEN
CNT8 := D;
FULL <= ' 1';
ELSE CNT8 := CNT8 + 1;
FULL <= ' O';
END IF; END IF;
END PROCESS P_REG ;
P_DIV: PROCESS(FULL)
VARIABLE CNT2 : STD_LOGIC;
BEGIN
IF FULL' EVENT AND FULL = ' 1' THEN
CNT2 := NOT CNT2;
IF CNT2 = ' 1' THEN FOUT <= ' 1' ; ELSE FOUT <= ' O';
END IF; END IF;
END PROCESS P_DIV ;
END;
上述VHDL描述所实现的功能是一数控分频器，D端口输入不同的数据， 可以得到不同的分频输出。
已知CLK时钟频率是10MHZ,要使输出信号的频率FOUT为50KHZ,该如何实
现？根据分频原理：iQMHZ x- = 50KHZ,所以输入端口 D端口应该输入数据为 (256-D) 2
156,标准逻辑矢量形式为：“10011100”,即D端口应该输入数据“ 10011100”,艮阿 实现 F0UT 为 50KHZo
数字秒表设计-用VHDL语句设计一个数字秒表，该秒表计时从0〜59秒（提示：60 进制计数器）。
ENTITY FEN60 IS
PORT (CLK : IN STD_LOGIC; 一时钟信号为 1HZ
RST
Q0UT1
Q0UT2CARRY
IN
OUT
OUTOUT
STD_LOGIC;
STD_L0GIC_VECT0R(3 DOWNTO 0);—秒低位
STD_L0GIC_VECT0R(3 DOWNTO 0); 一秒高位
STD_L0GlO ;一进位输出，每计满60秒时为1
END F