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【精品】eda复习题.docx相关VHDL知识点介绍:
一如何使用VHDL描述硬件实体
) )
二VHDL结构要点
(1) ENTITY (实体)
格式：
entity HALFADD is port (A, B : in bit;
SUM, CARRY : out bit)； end HALFADD;
Entity 实体名 IS
［类属参数说明］
［端口说明］
End Entity；
其中端口说明格式为：
PORT(端口名1,端口名N：方向：类型)
—SUM
—CARRY
其中方向有：IN , OUT, INOUT, BUFFER, LINKAGE
In f；i 能被，
out (, buffer '，；町以被 以被赋fl'l：
(2 )Arcthitecture (构造体)
格式：
Arcthitecture构造体名of 实体名 is
［定义语句］内部信号、常数、元件、数据类型、
begin
［并行处理语句和block、process、
function、procedure］
end构造体名；
内部结构将由Architecture来描述
(3)如何调用现有模块
实例(FullAdd)
entity entity FULLADD is
port (A, B, CIN :
SUM, CARRY : end FULLADD;
函数等的定义
architecture begin
SUM <= A
CARRY <= end BEHAVE;
BEHAVE of HALFADD is xor B;
A and B;
in bit; out bit);
A —
B——
-SUM
CIN —
-CARRY
Architecture
architecture STRUCT of FULLADD is signal II, 12, 13 : bit;
一一 other declarations
SUM
CARRY
begin
SUM
A
B
CIN
CARRY
ul: HALF ADD por t mmp (A 凤工 1,工2); u2 : HALF ADD port map (II, CIN, SUM, 13); u3:ORGATE port map (13,12,CARRY); end STRUCT;
三VHDL中的设计单元
除了 entity（实体）和architecture（构造体）外还有
另外三个可以独立进行编译的设计单元
Package （包集合）属于库结构的一个层次，存放信号定义、常数定义、数据类型、 元件语句、函数定义和过程定义。
Package Body 具有独立对端口 （port）的 package
configuration （配置）描述层与层之间的连接关系以及实体与构造体之间关系。 VHDL中的设计单元（可以独立编译）
Design units...
Entity
architecture
con figu ratio n
Package
Package body
Library库的概念
库：数据的集合。内含各类包定义、实体、构造体等
STD库 -VHDL的标准库
IEEE库 --VHDL的标准库的扩展
•面向ASIC的库-不同的工艺
・不同公司自定义的库
普通用户自己的库
•用户自己的库
当您的VHDL文件被编译后，编译的结果储存在特定的目录下，这个目录的逻辑名称即 Library,此目录下的内容亦即是这个Library的内容。
design, vhci
Different directories
Library name
• Package （包）
Entity En tity
四VHDL中的结构关系
五VHDL对象、数据类型、操作符
1对象object对客观实体的抽象和概括
VHDL中的对象有：
1、 Constant （常量）在程序中不可以被赋值
2、 Variable （变量）在程序中可以被赋值（用“：="）,赋值后立即变化为新值。
3、 Signal （信号）在程序中可以被赋值（用“<="）,但不立即更新，当进程挂起后，才开始
更新。
VHDL中的对象使用：
variable x, y： integer；-定义了整数型的变量对象x, y
constant Vcc： i-eal；--定义了实数型的常量对象Vcc
signal elk, reset： bit；-定义了位类型的信号对