[毕业设计精品]数字电路课程设计 用CPLD设计可调时数字钟.doc

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数字电路课程设计
题目: 利用CPLD设计可调时数字钟

利用CPLD设计可调时数字钟
摘要
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本次课程设计是用数字电路知识以及MaxplusⅡ软件进行的制作,首先理解了电路原理图,然后进行了焊接,本次焊接增加自己的动手能力。然后对数字电路书又进行了复习,最后应用上述软件进行了编程。
电路通过使用数字元件,来构成完成二十四小时的数字钟设计,并且将译码器和数据选择器配合使用来完成动态的显示输出。此外,外部控制开关用来控制电路,使得该电路可以完成保持、清零、快速校对时间等一系列的功能。本系统的难点在于EDA系统作图及最后系统优化的应用。尤其是小数点的显示控制,用一个或门,通过1Hz来控制第三个数码管的点显示,再通过一个与非门来控制第五个数码管的点显示,第五个数码管的点在整个脉冲阶段显示,而第三个数码管的点只有在低电平时显示,以达到结果是第五个数码显示管的点常亮,而第三个数码管的点以1Hz的频率闪烁。
制作中经常遇到各种问题,如第一次用的七段译码器显示六和九时,显示的不是很好,就重新自己做的译码器,让其显示的比较完美,而且也出现了制作的程序太大问题,最后不断的修改终于成功了。
关键词:数字电路 MaxplusⅡ七段译码器
目录
一总体设计…………………………………………………………1
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二详细设计…………………………………………………………5
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参考文献…………………………………………………………………13
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一总体设计

1、以数字形式显示时、分、秒的时间;
2、要求手动校时、校分、校秒;
3、调节时间时对应显示位以2Hz频率闪烁;
4、时与分显示之间的小数点常亮;
5、分与秒显示之间的小数点以1Hz频率闪烁;
6、各单元模块设计即可采用原理图方式也可以用Verilog程序进行设计。


图1-1 硬件电路原理图

当重新接通电源或计数过程出现误差时都需要对时间进行校正,通常,校正时间的方法是:首先截断正常的计数通路,然后再进行人工触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端,校正完成后,再转入正常计时状态即可。电路图如图1--2所示。
图1—2 电源电路图

晶体振荡器给数字钟提供一个频率稳定准确的32768Hz的方波信号,可保证数字钟的走时准确及稳定.
分频电路采用T触发器对其分频,每经过一个T触发器对其二分频,所以各点的分频倍数分别为:QD: 24 、QE: 25 、QF: 26 、QG: 27、QH: 28、QI: 29、QJ: 210、QL: 212、QM: 213、QN: 214。此处采用的是32768Hz的晶振,故分频之后QF:512Hz、QI:64Hz、QN:2Hz。电路原理图如图1--3(a)、(b)所示。
(a)
(b)
图1-3 振荡电路与分频电路图

计数器实现了对时间的累计以8421BCD码形式输出,选用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流。
数码管是共阴数码显示管,当其控制端为“0”时,数码显示管显示。显示模块输入时钟频率为512Hz,显示刷新频率约为85Hz。电路如图1--4所示:
图1—4 显示电路原理图
CPLD电路原理图
此原理图的MODE和ADD分别控制校正位和其校正位进行加一校正。MODE共有七个状态分别对应六个数码管的校正和正常计数。电路如图2--5所示:
图2-5 CPLD电路原理图
二详细设计

1、按原理图和元件插件图完成电路的焊接;
2、拟定数字钟的组成框图,划分模块。主要的模块有:计数器电路,多路数据选择器,三、六﹑七﹑八、十译码器的设计,电源电路,振荡电路与分频电路等。
3、对各个单元模块电路进行逐一设计与波形仿真;
4、总体电路设计与仿真;
5、程序下载与调试。


六进制计数
三进制计数
十进制计数
数字时钟总图
闪烁控制
计数器
数据选择器
译码器
512显示位控制信号
时间调节
小数点控制
按键消抖
清