基于FPGA构架的并行硬件合并单元实现.doc

本科毕业设计(论文)说明书

合并单元及其FPGA实现
学院电力学院
专业电气信息工程
学生姓名
指导教师
提交日期 2010年5月 31 日
毕业设计(论文) 任务书


兹发给 06级电气信息班学生毕业设计(论文)任务书,内容如下:
(论文)题目: 合并单元及其FPGA实现

:
(1)熟悉合并单元的基础知识,完成开题报告。
(2)简单介绍合并单元的定义及功能。
(3)重点研究合并单元怎样用FPGA实现。
(4)完成英语文献翻译。
(5)完善毕业论文所有归档资料,进行论文答辩。

:
(1 李红斌,刘延冰,,
2006,12:103-104
(2):电子出版社,1999
(3)聂一雄,,2001,(4):
20~23
(4)金午桥,,2000,24(5):
38~42
(5)中华人民共和国国家标准GB/T -,第8部分:电子式
60044-8:2002
(6)中华人民共和国国家标准GB/T -,第7部分:电子式
60044-7:2002
(7)中华人民共和国电力行业标准DL/T IEC61850-9:
系统,第9-1部分:特定通信服务映射(SCSM)通过单向多路点对点串行
通信链路的采样值
(论文)任务书于2010年3月1日发出,应于2010年5月31日前完成,然后提交毕业考试委员会进行答辩。
专业教研组(系)、研究所负责人审核年月日
指导教师签发年月日
摘要
随着电力系统容量的日益扩大和电压运行等级的不断提高,传统的电磁式互感器暴露出越来越多的缺点,难以满足电网向自动化、数字化方向发展的需要。在这种情况下,基于电子计算机技术、光电传感技术的新一代电子式互感器应运而生,越来越多的人开始研究电子式互感器。
合并单元作为电子式互感器与变电站间隔层设备接口的重要组成部分,主要用于同步接收多路电子式互感器输出的数字信号以及将处理后的数据按标准规定的格式发送给间隔层设备。本文基于合并单元的研究背景,结合国际标准IEC60044-7/8和IEC61850-9-1,着重讨论合并单元的功能以及怎样来实现合并单元。
由于合并单元要求对大量数据进行高速的接收和发送,并没有复杂的运算和逻辑判断,所以本文打破了传统的以串行方式程序控制的合并单元实现方案(基于DSP,ARM等),提出了一种基于FPGA(现场可编程逻辑门阵列)构架的并行硬件实现的合并单元,具有并行性高,速度快等优点。本文中以XILINX公司最新的高速,低功耗FPGA芯片为处理器并结合Xilinx公司的各种IP核,实现了合并单元同步功能中的同步采样、个合并单元之间进行同步;多路电子式互感器输出信号接收功能中的的曼彻斯特解码,循环冗余校验(CRC)、多路数据排排序;数据发送功能中的:数据帧组成、以太网数据发送。
关键词:合并单元,电子式互感器,FPGA,IP核。
Abstract
With the improvement of electric power system capacity and the increasing of the level of the running voltage,the traditionary ic transformer is difficult to satisfy with the need of the digital and automation power more and more people focus on the new electronic transformer. In this case, the electronic transformer which based puter technology and Photoelectric Sensors technology has been invented
As an ponent of the interface between electronic transformers and devices served in the substation bay level,a merging unit was primarily used