触发器、计数器及其应用实验.doc

实验 18触发器、计数器及其应用一、实验目的 1. 掌握集成 J-K 触发器和 D 触发器的逻辑功能,学习用触发器组成计数器。 2. 掌握集成计数器 74LS290 的逻辑功能和使用方法。 3. 学习中规模集成显示译码器和数码显示器配套使用的方法。二、实验原理 1. 触发器常见的集成触发器有 D 触发器和 JK 触发器,根据电路结构,触发器受时钟脉冲触发的方式有维持阻塞型和主从型。维持阻塞型又称边沿触发方式,触发状态的转换发生在时钟脉冲的上升或下降沿。而主从型触发方式状态的转换分两个阶段,在 CP=1 期间完成数据存入, 在 CP 从1 变为 0 时完成状态转换。① JK 触发器:在输入信号为双端的情况下, JK 触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用 74LS112 双 JK 触发器,是下降边沿触发的边沿触发器。引脚如图 所示。图 74LS112 双 JK 触发器外引线排列 JK 触发器的状态方程为: nnnQKQJQ???1 J和K 是数据输入端,是触发器状态更新的依据,若 J、K 有两个或两个以上输入端时, 组成“与”的关系。后沿触发 JK 触发器的功能如表 所示。 JK 触发器常被用作缓冲存储器,移位寄存器和计数器。表 74LS112 双 JK 触发器逻辑功能表输入输出SR CPJK1?nQ 1?nQ 01×××10 10×××01 00××× 不定不定 11↓00nQ nQ 11↓1010 11↓0101 11↓11nQ nQ ②D 触发器: 在输入信号为单端的情况下, 常使用 D 触发器。其输出状态的更新发生在 CP 脉冲的上升沿, 故又称为上升沿触发的边沿触发器, 触发器的状态只取决于时钟到来时 D 端的状态。本实验采用 74LS74 双D 触发器, 它是上升边沿触发的 D 触发器。引脚如图 . 2 所示。 2R D2D2CP2S D2Q2Q __ __ __ 1R D1D1CP1S D1Q1QGND __ __ __ 1234567 8 9 10 11 12 13 14 74LS74图 74LS74 双D触发器外引线排列表 74LS74 双D 触发器逻辑功能表输入输出S DR D CPD1?nQ 1?nQ 01××10 10××01 00×× 不定不定 11↑110 11↑001 D 触发器的状态方程为: nDQ n??1 D 触发器的应用很广,可用作数字信号的寄存、移位寄存、分频和波形发生等。 2. 计数器是一个用以实现计数功能的时序部件, 它不仅可用来计脉冲数, 还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分,有同步计数器和异步计数器。根据计数体制的不同,分为二进制计数器,十进制计数器和任意进制计数器。根据计数的增减趋势,又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前,无论是 TT L 还是 CMOS 集成电路, 都有品种较齐全的中规模集成计数电路。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列,就能正确地运用这些器件。图 所示为二—五—十进制异步计数器 74LS290 的外