IEEE754标准的32位低功耗浮点乘法器设计(共67页).docx

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西安邮电大学
毕业设基本运算，需要频繁进行大量地乘法和加法运算。通过对大量数字信号处理算法的分析，卷积、相关、变换、级数等的运算占到了数据处理运算量的75%，因此乘法器和加法器很大程度上左右着信号处理系统的性能。正因为乘法器被如此广泛的采用，高性能浮点乘法器的研究和实现十分重要。设计高性能的乘法单元将大大改善整个系统的速度、面积、功耗等指标。
前期基础
已学课程：数字电路、数字集成电路、计算机组成与设计、verilog HDL设计基础。
掌握工具：xilinx ise、Modelsim等设计工具。
资料积累：
[1] 王金明,[M]. :科学出版社.,2008
[2] 夏宇闻. Verilog数字系统设计教程[M]. 北京:北京航天航空大学出版社. 2008
[3]吴金, 应征. 高速浮点乘法器设计[J]. 新能源进展, 2005, 10(6):6-11.
[4]金美华, 宋万杰, 吴顺君. FPGA中浮点乘法器的实现[J]. 火控雷达技术, 2008, 37(1):104-107.
[5] 周德金, 孙锋, 于宗光. 32位高速浮点乘法器优化设计[J]. 半导体技术, 2007, 32(10):871-874.
[6] 周德金, 孙锋, 于宗光. 一种32位高速浮点乘法器设计[J]. 电子与封装, 2008, 8(9):35-38.
[7] 胡侨娟, 仲顺安, 陈越洋,等. 32位单精度浮点乘法器的FPGA实现[J]. 现代电子技术, 2005, 28(24):23-24.
软硬件条件：计算机一台，FPGA开发板，xilinx ise、Modelsim、设计工具。
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要解决的问题
乘法操作是一项基本的运算操作。同时，乘法操作还是一项长延时的操作。浮点乘法器将乘法的精度进行扩张，利用阶码和尾数的运算可以计算超过定点乘法器范围。因此，乘法器的快速与否成为能否成为高速处理器性能的关键。目前乘法器的研究主要是针对电路实现的研究，对于算法结构对速度、成本和功耗的影响值得进一步研究。
首先分析IEEE-754浮点数标准和浮点操作，研究浮点乘法单元常见的算法和电路结构。根据性能要求，确定乘法单元的结构，重点在乘法算法的译码，尾数部分积的求和等部分，同时设计控制通路，保证乘法器功能的完整性。深入研究Wallace树形结构，在Wallace树形结构的基础上改进为流水线浮点乘法器。通过仿真来验证其逻辑功能的正确性，采用综合工具进行综合，看其性能是否达标。
工作思路和方案
第1周，收集各种关于浮点乘法器设计的资料，完成开题报告。
第2周，学习掌握verilog HDL语言，熟悉EDA工具。
第3-4周，研读收集到的各种资料，深入了解浮点运算的算法和电路结构，根据课题所需完成的性能指标，制定总体设计方案。
第5-8周，分析课题，对比各种算法的优缺点，选择合适的算法，制定各模块的详细设计方案。
第9-10周，完成32位低功耗浮点乘法器设计的电路设计，通过仿真来验证其逻辑功能的正确性，采用综合工具进行综合。
第11-12周，对32位低功耗浮点乘法器进行性能和功耗方面分析，对比设计要求是否达标。
第13-14周，总结归纳本次设计，撰写毕业论文，完善设计，准备毕业答辩等工作。
指导教师意见
签字 年 月 日
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西安邮电大学毕业设计 (论文)成绩评定表
学生姓名
白进宝
性别
男
学号
专 业
班 级
电路1303
课题名称
32位低功耗浮点乘法器设计
指导
教师
意见
评分（百分制）： 指导教师(签字)： 年 月 日
评阅
（验收）
教师
意见
评分（百分制）： 评阅教师(签字)：