加减法运算电路设计.docx

加减法运算电路设计
1．设计内容及要求
，输入数为一位十进制数，且作减法运算时被减数要大于或等于减数。
，按键控制运算模式，运算完毕，所得结果亦用一位十进制数相减不会大于10，所以不会出现上述情况，用一片芯片U11即可显示结果。
加减运算方案二
由两异或门两与门和一或门组成全加器，可实现一位二进制加逻辑运算，四位二进制数并行相加的逻辑运算可采用四个全加器串行进位的方式来实现，将低位的进位输出信号接到高位的进位输入端，四个全加器依次串行连接，并将最低位的进位输入端接逻辑“0”，就组成了一个可实现四位二进制数并行相加的逻辑电路。
通过在全加器电路中再接入两个反相器可组成一个全减器，实现一位二进制减逻辑运算，将来自低位的错位信号端接到向高位借位的信号端，依次连接四个全减器，构成可实现四位二进制数并行进行逻辑减运算的电路。
在两组电路置数端接开关控制置数输入加法还是减法运算电路，电路输出端接LED灯显示输出结果，输出为五位二进制数。
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图2-2-1加减法运算电路图

通过对两种方案的比较，为实现设计要求，首先在不计入数码管所需芯片的情况下，方案二一共需要十二个芯片，电路的连接相当复杂，产生接线错误和导线接触不良的几率大大增加，而且耗费较高；而方案一一共需要七或九个芯片，且其中几个芯片只用到一两个门，相对接线较简单，容易实现。
其次，方案二采用串行进位和借位的方式来实现四位逻辑加减运算，任意一位的逻辑运算必须在前一位的运算完成之后才能进行，相较而言运算速度不高；而方案一采用的是超前进位的方式来实现四位逻辑运算的，每位的进位只有加数和被加数决定，而与低位的进位无关，它的运算速度较方案二高出很多。
综上所述，方案一较方案二更加优秀，不仅电路简单而且运算速度更快，经综合小组各设计方案，被选为小组共同方案。
3单元电路设计、参数计算和器件选择


图3-1-1减法运算电路
如图3-1-1所示，该电路功能为计算A-B。若n位二进制原码为N,原
则与它相对应的补码为N=2n-N，补码与反码的关系式为N=N+1，补原补反
A-B=A+B-2n=A+B+1-2n
补反
因为BQ1=B非,BQO=B，所以通过异或门74LS86对输入的数B求其反
码，并将进位输入端接逻辑1以实现加1,由此求得B的补码。加法器相加的结
果为：
A+B+1，
反
由于2n=24=(10000)2，相加结果与相2n减只能由加法器进位输出信号完成。当进位输出信号为1时，它与2n的差为0；当进位输出信号为0时，它与2n差值
为1,同时还要发出借位信号。因为设计要求被减数大于或等于减数，所以所得的差值就是A-B差的原码，借位信号为0。
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图3-1-2译码显示电路

用两片4位全加器74LS83和门电路设计一位8421BCD码加法器
由于一位8421BCD数A加一位数B有0到18这十九种结果。而且由于显示的关系
当大于9的时候要加六转换才能正常显示，所以设计的时候有如下的真值表：
由表我们可以算出Y的表达式
由前16项有（1）
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