quartus学习笔记.docx

注释无法直接打出中文,用文本编辑器打出后复制到注释处 Quartus 起名要求总共涉及到的名字有工程名,模块名,具体描述模块的 Verilog 文件名,原理图文件名。工程名为 A ,那么最终需要编译的文件的名字必须和工程名相同。只能将最终需要编译的原理图命名为 A( 可能一个工程下不只一个原理图, 要将最后仿真需要的总原理图命名为 A), 而模块名一定不能为 A。在 Verilog 程序中描述模块时, 可以给模块起名为 B, 程序完成后不需要编译,直接 create symbol ,在一个 Verilog 程序中可以定义多个模块, 名字均不同, 并且可以在一个模块中使用其他的模块,在 create symbol 时程序中有几个模块就会相应产生几个器件。这个 Verilog 程序文件( .v 文件)的名字可以为 A 或不为 A。总之:工程名为 A ,最终要编译的总原理图名一定要为 A ,原理图中使用的各模块名一定不能为 A, 定义这些模块的 Verilog 文件名可以为 A 或不为 A。建立相应的文件 block diagram/schematic file 建立原理图、表模块文件 vector waveform file 建立矢量波形文件, 保存后仿真, 分为功能仿真与时序仿真, 功能仿真忽略了延时,时序仿真加上了延时方法: assignments-----settings, 在 simulation mode 中选择 functional 是功能仿真, timeing 是时序仿真设置完成后,要生成功能仿真网络表 processing--generate functional list 再点击按钮进行仿真规划引脚分布: assignments — pin planner( 必须要选定器件才能规划引脚) 触发器 D: Q*=D JK: Q*=JQ ’+K’Q T:Q*=T ’ Q+TQ ’ SR:Q*=S+R ’Q 混合编辑自底向上:建立工程,建立 2个( 或以上) 所需的 Verilog HDL 文件, 并输入代码保存。创建图元: file ----creat/update----creat symbol files for current file, 格式的图元文件。再新建原理图文件,上述图元文件就可以添加进原理图文件中了。自顶向下: 建立工程,建立原理图文件, 放置符号块( block tool ), 在 block properties 中设置名字、 I/O 类型等, 添加模块引线( node tool/ bus tool 等) 并设置属性( general 选项卡设置 I/O 类型, mappings 设置连线节点名称)。右击符号块选择 create design file form selected block, 选择 verilogHDL 语言, 单击 OK ,在生成的“.v”文件中修改代码 Verilog HDL 语言都是以 module 开始以 endmodule 结束的一段程序 M odule < 模块名>(< 端口列表>) < 定义> < 模块条目> endmodule 其中注意:工程名, verilogHDL 文件名,模块名要相同才不会报错。 A ssign 连续赋值语句, 一直检测等式左右两端变量, 一旦其中一个