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处理系统的制作方法
专利名称：处理系统的制作方法
超长指令字处理器(VLIW处理器)能够在一个时钟周期内执行许多操作。通常，编译器降低程序指令为处理器能同时执行的基本操作。要同时执行的操作被合并成超长指令字(VLIW)。VLIW处理器的的每条通信总线具有至少一个硬布线连接和两个可编程可切换连接器。多个SM可通过编程被合并成单独的SM组。当根据集群中的一个用作主机的SM的时钟频率进行计时时，所有集群的SM都以异步模式或同步模式工作。该已知的多处理器不允许在任意大小的集群中配置。
优选地，处理元件的每一个具有它们自己的指令存储器，例如高速缓存形式的指令存储器。这有利于处理元件的独立操作。可替换地或除了自身的局部指令存储器，处理元件可共享全局存储器。
参考附图更详细地描述这些或其他方面。
其中
图1示意地显示了根据本发明的处理器系统，图2更详细地显示了处理元件的例子，图3显示了耦合到通道CH的4个处理的集群的例子，图4显示了在处理系统的第一实施例中的可重新配置的通道基本结构，图5显示了在处理系统的第二实施例中的可重新配置的通道基本结构，图6显示了图5的处理系统的更具体的实现，图7显示了在处理系统的第三实施例中的可重新配置的通道基本结构，图8显示了根据本发明的处理系统的多种配置。
图1示意地显示了根据本发明的处理器系统。处理器系统包括多个处理元件PE1，1、...、PE1，n；PE2，1、...、PE2，n；PEm，1、...、PEm，n。处理元件能经由数据路径连接DPC交换数据。在图1所示的优选实施例中，处理元件被排列在矩形网格上，并且数据路径连接提供相邻处理元件之间的数据交换。非相邻处理元件可通过经由相互相邻的处理元件的链来传递数据从而交换数据。可替换地或附加地，处理器系统可包括一个或多个横跨处理元件的子集的全局总线，或任意处理元件对之间的点到点连接。
图2更详细地显示了处理元件的例子。每个处理元件包括一个或多个操作发布槽(IS)，每个发布槽包括一个或多个功能单元(FU)。图2中的处理元件包括五个发布槽IS1-IS5，以及六个FU两个算术和逻辑单元(ALU)、两个累积乘法单元(MAC)、特定应用单元(ASU)、和与数据存储器(RAM)关联的加载/存储单元(LD/ST)。发布槽IS1包括两个FUALU和MAC。在公共的发布槽中的FU共享来自寄存器文件的读端口和到互连网络IN的写端口。在可替换的实施例中，可在寄存器文件和操作发布槽之间使用第二互连网络。在发布槽中的功能单元访问至少一个与所述发布槽关联的寄存器文件。在图2中，存在一个与每个发布槽关联的寄存器文件。可替换地，多于一个的发布槽可与单个寄存器文件连接。但多个独立的寄存器文件连接到单个发布槽(例如，在发布槽中的FU的每个单独的读端口的一个不同RF)也是可能的。不同PE之间的数据路径连接DPC还连接到相应PE的互连网络IN。FU受控制器CT的控制，控制器CT可访问指令存储器IM。程序计数器PC确定指令存储器IM中的当前指令地址。由所述当前地址指向的指令首先被加载到控制器中的内部指令寄存器IR。控制器接着控制数据路径元件(功能单元、寄存器文件、互连网络)，以执行由存储在指令寄存器IR中的指令指定的操作。为了做到此，控制器经由操作码总线OB与功能单元通信(例如提供操作码给功能单元)、经由地址总