第3章FPGA结构与配置.ppt

第3章FPGA结构与配置
PROM
图3-9 PROM基本结构：
其逻辑函数是：
简单PLD原理
PROM
图3-10 PROM的逻辑阵列结构
逻辑函数表示：
3和ROM
输出时钟
D
RAM/ROM
256x8
512x4
1024x2
2048x1
D
D
D
写脉冲电路
输出宽度8,4,2,1
数据宽度8,4,2,1
地址宽度
8,9,10,11
写使能
输入时钟
内部逻辑测试
FPGA/CPLD测试技术
JTAG边界扫描测试
图3-41 边界扫描电路结构
JTAG边界扫描测试
表3-1 边界扫描IO引脚功能
引 脚
描 述
功 能
TDI
测试数据输入
(Test Data Input)
测试指令和编程数据的串行输入引脚。数据在TCK的上升沿移入。
TDO
测试数据输出
(Test Data Output)
测试指令和编程数据的串行输出引脚，数据在TCK的下降沿移出。如果数据没有被移出时，该引脚处于高阻态。
TMS
测试模式选择
(Test Mode Select)
控制信号输入引脚，负责TAP控制器的转换。TMS必须在TCK的上升沿到来之前稳定。
TCK
测试时钟输入
(Test Clock Input)
时钟输入到BST电路，一些操作发生在上升沿，而另一些发生在下降沿。
TRST
测试复位输入
(Test Reset Input)
低电平有效，异步复位边界扫描电路(在IEEE规范中，该引脚可选)。
JTAG边界扫描测试
JTAG BST需要下列寄存器：
指令寄存器
旁路寄存器
边界扫描寄存器
用来决定是否进行测试或访问数据寄存器操作
这个1bit寄存器用来提供TDI和TDO的最小串行通道
由器件引脚上的所有边界扫描单元构成
JTAG边界扫描测试
图3-42 边界扫描数据移位方式
JTAG边界扫描测试
图3-43 JTAG BST系统内部结构
图3-44 JTAG BST系统与与FLEX器件关联结构图
JTAG边界扫描测试
图3-45 JTAG BST选择命令模式时序
JTAG边界扫描测试
TAP控制器的命令模式
l        SAMPLE／PRELOAD指令模式。
l          EXTEST指令模式。
l          BYPASS指令模式。
l          IDCODE指令模式
l          USERCODE指令模式
嵌入式逻辑分析仪
Lattice公司CPLD器件系列
FPGA/CPLD产品概述
1. ispLSI器件系列
ispLSI1000E系列
ispLSI2000E/2000VL/200VE系列
ispLSI5000V系列
ispLSI 8000/8000V系列
Lattice公司CPLD器件系列
FPGA/CPLD产品概述
2. ispLSI器件的结构与特点
采用UltraMOS工艺
系统可编程功能，所有的ispLSI器件均支持ISP功能
边界扫描测试功能
加密功能
短路保护功能
Lattice公司CPLD器件系列
FPGA/CPLD产品概述
Xilinx公司的FPGA和CPLD器件系列
1. Virtex-4系列FPGA
面向逻辑密集的设计：Virtex-4 LX
面向高性能信号处理应用：Virtex-4 SX
面向高速串行连接和嵌入式处理应用：Virtex-4 FX
2. SpartanⅡ器件系列
Lattice公司CPLD器件系列
FPGA/CPLD产品概述
Xilinx公司的FPGA和CPLD器件系列
3. XC9500系列CPLD
4. Xilinx FPGA配置器件SPROM
5. Xilinx的IP核
逻辑核
(LogiCORE)
通用类
接口类
Alliance
核
Lattice公司CPLD器件系列
FPGA/CPLD产品概述
Altera公司FPGA和CPLD器件系列
1. Stratix II 系列FPGA
Stratix II提供了高速I/O信号和接口 :
专用串行/解串（SER