EDA电子钟设计论文1.doc

《EDA技术》大作业

题目: 电子钟设计
学院: 信息科学与工程
学号: 20111301420
姓名:
班级: 电子11-2班
指导老师: 努尔比亚老师

EDA电子钟
摘要:随着EDA技术的发展和应用的领域的扩大,EDA技术在电子信息、通信、自动控制及计算机应用等领域等重要性日益突出。本文使用VHDL硬件描述语言设计了一个电子钟系统,该系统在开发软件Quartus Ⅱ,并下载到EP1K30TC144-3FPGA的实验箱并成功,本文给出了设计该数字系统的流程。
关键词: EDA电子钟校时分频 VHDL语言
一:设计功能要求:
1、用65536HZ的频率作为系统的时钟,对其进行分频产生秒信号,再对秒信号进行计数,产生分、时,并显示小时、分钟和秒的实际值。
能预置小时和分钟的功能(即校时、校分)。
设计原理:
本设计先用一个分频器对试验箱上的65536HZ的信号进行分频,得到1HZ的时钟信号,再用计数器分别计数秒、分、时。秒位达59时进位分位,分位达59时进位到时位,时位到23时则自动清零,用了两个按键对时间的时位和分位进行了预置(即校时校分),一个按键(rest)可清零,且各个计数器的计数都通过数码管显示出来。
设计总体RTL图
四、程序设计
本设计采用模块化设计,共六个模块,分为:分频器模块、秒位计数器模块、分位计数器模块、时位计数器模块、校准模块(预置时和分)、顶层文件模块。
分频模块

图1-1 分频实体图
library ieee;
use ;
use ;
entity fenpin is --数控分频器
port(clk:in std_logic; --输入65536HZ
fenpinhou_out:out std_logic); --输出1HZ
end;
architecture four of fenpin is
signal D:std_logic;
begin
process(clk)
variable bianliang:std_logic_vector(15 downto 0);
begin
i f clk'event and clk='1' then
if bianliang="1000000000000000" --65536/2
then bianliang:="0000000000000000";
D<=not D; --取反
else
bianliang:=bianliang+1;
end if;
end if;
end process;
fenpinhou_out<=D;
end four;
分频器仿真波形图如图1-2

图1-2 分频器仿真波形图
2、秒计数器模块

图2-1 秒计数器实体图
library ieee; --秒计数器
use ;
use ;
entity miao is
port(clk,rest:in std_logic; --时钟、复位
miao_diwei,miao_gaowei:out std_logic_vector(3 downto 0);
miao_out:out std_logic); --秒进位输出
end miao;
architecture one of miao is
signal miao_bian1,miao_bian2:std_logic_vector(3 downto 0); --定义两个信号
begin
process(clk,rest)
begin
if rest='0'then
miao_bian1<="0000"; --低位
miao_bian2<="0000"; --高位
elsif clk'event and clk='1' then --上升沿
if miao_bian1="1001"then --秒低位到9时清零
miao_bian1<="0000";
if miao_bian2="0101"then --秒高位到5时清零
miao_bian2<="0000";
else
miao_bian2<=miao_bian2+1; --秒高位没到5时加1
end if;
else
miao_bian1<=miao_bian1+