收音机实验报告.docx

电工电子实习
(EDA)
实验报告
姓名蒋从伟
班级网络10K1班
学号 101909030107

EDA实验
一、实验目的:
1、掌握多位计数器相连的设计方法。
2、掌握十进制、六十进制和二十四进制计数器的设计方法。
3、巩固数码管的驱动原理及编程方法。
4、掌握CPLD技术的层次化设计方法。
二、实验要求:
基本要求:具有时、分、秒计数显示功能,以二十四小时循环计时。
扩展要求:具有调整时间的功能以及整点报时功能。
使能
清零
脉冲
4位二进制输出
三、实验原理:

选用74LS163芯片共计6片,采用同步计数的方法来设计相关计时器,同一源输入脉冲接至CLK,控制ENT使能端实现计数,秒位计时器与分位计时器均为六十进制,时位计时器为24进制。
四、实验结果(电路图、仿真波形以及说明):

1、秒位计时电路设计(60进制)
秒低位计数用十进制计数器(74163改装)计数,由脉冲信号触发计数,9秒(秒低位输出1001B)时,秒低位清零;秒高位计数用六进制计数器(74163改装)计数,9秒时,秒高位芯片ENT输入高电平,由此触发计数,59秒(秒低位输出1001B,秒高位输出0101B)时,秒高位清零。
2、分位计时电路设计(六十进制)
分位计时电路与秒位计时电路计时原理相差无几,只在触发计数的使能信号量上有一定差异。分低位计数用十进制计数器(74163改装)计数,59秒时触发计数,9分59秒(分低位输出为1001H,秒高位输出0101B,秒低位输出1001B)时,分低位清零;分高位计数用六进制计数器(74163改装)计数,9分59秒时,分高位芯片ENT输入高电平,由此触发计数,59分59秒(分高位输出为0101B,分低位输出为1001B,秒高位输出0101B,秒低位输出1001B)时,分高位清零。
3、时位计时电路设计(二十四进制)
时低位计数用十(或四)进制计数器(74163改装)计数,59分59秒时触发计数,9时59分59秒(时低位输出为1001B,分高位输出为0101B,分低位输出为1001B,秒高位输出0101B,秒低位输出1001B),或者23时59分59秒(时高位输出为0010B,时低位输出为0011B,分高位输出为0101B,分低位输出为1001B,秒高位输出0101B,秒低位输出1001B)时,时低位清零;时高位计数用三进制计数器(74163改装)计数,9时59分59秒时,时高位芯片