基于FPGA的一位全加器与约翰逊计数器实验报告.docx

实验报告
基于FPGA的一位全加器与约翰逊计数器实验

一:实验目的
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;
。
二:实验任务
;
;
、引脚锁定、下载;
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三:实验原理
图1 全加器原理图
图2 约翰逊计算器电路原理图


module half_adder(A,B,CO,S);
input A,B;
output S;
output CO;
wire S,CO;
assign S=A^B;
assign CO=A&B;
endmodule
图3半加器真值表及verliog源码

图4半加器仿真测试


图5半加器真值表及激励文件源码
一位全加器仿真设计完成,对比仿真测试和真值表,符合设计要求,其他源码见附录。
图6半加器仿真测试

按照原理图2完成设计,激励文件见附录,仿真测试如下图:
图7向左计数的仿真波型
图8向右计数的仿真波型
分析波形对照教材上P29的输出数码,符合设计要求,设计合理。
四:思考题
,将半加器保存为half_adder,可否保存为full_adder?
答:不能保存为full_adder。因为verilog HDL语言中,要求程序名与实体名一致,否则会出现错误。
,发现二者有什么样的区别?
答:功能仿真就是将综合后的verilog HDL网表文件再送到verilog HDL仿真器中所进行 仿真。这时的仿真仅对verilog HDL描述的逻辑功能进行测试模拟,以了解其实现的功能是否满足原设计的要求,仿真过程不涉及具体器件特性,如延时特性。时序仿真就是将布线器/适配器所产生的verilog HDL网表文件送到verilog HDL仿真器中所进行的仿真。该仿真已将器件特性考虑进去了,因此可以得到精确的时序仿真结果
?
答:进行引脚锁定,是为了对硬件进行检测,将下载文件下载到芯片后,对系统的设计进行的功能检测的过程。
?
答:可以大大降低设计成本,缩短设计周期;极大地简化设计文档的管理;提高大规模 系统电子设计的自动化程度;设计者拥有完全的自主权,再无受制于人之虞;良好的可移植与可测试性,为系统开发提供可靠的保证;能将所有设计环节纳入统一的自顶向下的设计方案
附录:
半加器激励文件:
一位加器激励文件:
`timescale 1ns / 1ps
module full_adder_full_adder_sch_tb();
// Inputs
reg ain;
reg bin;
reg cin;
// Output
wire sum;
wire cout;
// Bidirs
// Instantiate the UUT
full_adder UUT (
.ain(ain),
.bin(bin),
.cin(cin),
.sum(sum),
.cout(cout)
);
// Initialize Inputs
//`ifdef auto_init
initial begin
ain = 0;
bin = 0;
cin = 0;
#10 ain = 0;bin = 0;cin = 1;
#10 ain = 0;bin = 1;cin = 0;
#10 ain = 0;bin = 1;cin = 1;
#10 ain = 1;bin = 0;cin = 0;
#10 ain = 1;bin = 0;cin = 1;
#10 ain = 1;bin = 1;cin = 0;
#10 ain = 1;bin = 1;cin = 1;
$stop;
end
//`endif
endmodule
约翰逊计算器激励文件:
module jc_top_jc_top_sch_tb();
// Inputs
reg LEFT;
reg RIGHT;
reg STOP;
reg LCK;
// Output
wire [3:0] q;
// Bidirs
// Instantiate the UUT
jc_top UUT (
.LEFT(LEFT),
.RIGHT(RIGHT)