在系统可编程技术
第9讲
VHDL语言的基本结构
什么是VHDL语言?
它是20世纪80年代初,由美国国防部为其超高速集成电路VHSIC计划提出的硬件描述语言,它支持硬件的设计、综合、验证和测试。
IEEE于1987年公布了VHDL的标准版本(IEEE STD 1076/1987),1993年重新公布了新的标准(IEEE STD 1076-1993)。
V HSIC (Very High Speed Integrated Circuit)
Hardware
Description
Language
VHDL的优点
VHDL描述能力比其它硬件描述语言更强,用于设计复杂的、多层次的数字系统。支持设计库和设计的重复使用;
具有相对独立性,设计者可以不管硬件结构及最终设计实现的目标器件;
支持广泛,目前大多数EDA软件都支持VHDL语言;
更方便地向ASIC过渡;
VHDL有良好的可读性,容易理解。
VHDL源文件基本格式
五
个
部
分
实体(Entity)
结构体(Architecture)
配置(Configuration)
程序包(Package)
库(Library)
可选
LIBRARY 库名; --库
USE .; --程序包
ENTITY 实体名 IS --实体
PORT(……);
END 实体名;
ARCHITECTURE 结构体名 OF 实体名 --结构体
(………)
END 结构体名;
VHDL源文件基本格式
例:4选1数据选择器
LIBRARY IEEE; --库
USE ; --程序包
ENTITY ex2 IS --实体
PORT(i0,i1,i2,i3,a,b:IN STD_LOGIC;
q:OUT STD_LOGIC);
END ex2;
ARCHITECTURE ex2_a OF ex2 IS --结构体
SIGNAL sel:STD_LOGIC_VECTOR(1 DOWNTO 0);
BEGIN
sel<=b&a;
q<= i0 WHEN sel=“00” ELSE
i1 WHEN sel=“01” ELSE
i2 WHEN sel=“10” ELSE
i3 WHEN sel=“11” ELSE
‘x’;
END ex2_a;
1、实体
格式:
ENTITY 实体名 IS
[GENERIC ( 类属表);]
[PORT ( 端口表);]
END 实体名;
说明所设计的逻辑电路的输入输出信号及其特性(输入、输出、双向)
ENTITY mux21a IS
PORT( a, b : IN BIT ;
s : IN BIT;
y : OUT BIT ) ;
END mux21a ;
实体
2选1多路选择器的VHDL实体描述
PORT(端口)说明
PORT ( 端口名: 端口模式数据类型;
{ 端口名: 端口模式数据类型} ) ;
端口名是设计者为实体的每一个对外通道所取的名字
端口模式是指这些通道上的数据流动方式
数据类型是指端口上流动的数据的表达格式或取值类型,VHDL要求只有相同数据类型的端口信号和操作数才能相互作用。
PORT说明语句是对一个设计实体界面的说明及对设计实体与外部电路的接口通道的说明,其中包括对每一接口的输入输出模式和数据类型的定义。其格式如下:
IN 输入,信号只能自端口到实体
OUT 输出,信号只能自实体到端口
INOUT 双向,信号既可输入又可输出
BUFFER 缓冲,信号自实体输出,又有内部反馈
(Data that goes out of the entity
and is also fed-back internally)
Entity
端口模式:
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