集成实验DC实验报告.doc

武汉大学电工电子实验教学示范中心集成电路设计实验实验报告电子信息学院电子信息工程专业2014年5月2日实验名称逻辑综合(DC工具)实验指导教师姓名江燕婷年级2011级学号25成绩一、预习部分实验目的(预期成果)实验基本原理(概要)主要仪器设备(实验条件,含必要的元器件、工具)一、;。二、。综合包括翻译,优化,映射三个步骤。优化是基于所施加的一定时序和面积的约束条件,综合器按照一定的算法对翻译结果做逻辑优化和重组。在映射过程中,根据所施加的一定的时序和面积的约束条件,综合器从目标工艺库总搜索符合条件的单元来构成实际电路。,目标任务和设计规则来系统的约束设计。约束主要包含时序和面积信息,它们通常是从规格说明中提取出来的。DC用这些约束去综合和优化设计以符合其目标任务。,设计规则和设计优化(1)设计环境条件约束的环境变量set_operating_conditions描述了设计的工艺、电压和温度等条件;set_load定义了输出单元总的驱动能力;set_driving_cell模拟了驱动输入管脚的驱动单元的驱动电阻;set_drive指明了输入管脚的驱动强度,模拟了输入管脚的外部驱动电阻;set_wire_load用来提供估计的统计线载(wireload)信息,延时。(2)设计规则set_max_transition,set_max_capacitance,set_max_fanout设计规则在技术库中设置,为工艺参数所决定。set_max_transition<value><objectlist>set_max_capacitance<value><objectlist>set_max_fanout<value><objectlist>、PC机(windows)、DC综合软件二、实验操作部分实验数据、表格及数据处理(综合结果概要、仿真波形图、时序分析结果、signalTAPII结果等)实验操作过程(可用图表示);;;。(1)进入risc_design所在的目录,,,在DesignVision环境中,生成默认的“EndPointSlack”。命令timing/endpointSlack/ok,记录下最大的违反约束的数值,记录最大的单元面积。,。图1(2)T_TOP的SchematicView,选择View>Highlight>CriticalPath,在图上会显示出临界值的路径。点击子模块查看临界的路径。并记录画出临界路径。(3)清除内存中的设计项目:File/RemoveAllDesign。重新读入和链接新的项目,Read和Link项目unmapped/。在“LogicalHierarchy”重新分块,两个子模块都选择,T(可