EDA课程设计.doc

课程设计说明书课程:EDA技术基础题目:数字钟的设计闹钟与整点报时模块学生姓名:王玲学号201265110204班级:1203班专业:电子信息与科学指导教师:贺慧勇2014年12月20日长沙理工大学课程设计任务书物理与电子科学学院电子信息与科学专业1203班姓名王玲课程名称EDA技术基础题目数字钟的设计同组设计者:(1)24小时计时显示(时分秒);(2)具有时间设置功能(时,分);(3)具有整点提示功能;(4)实现闹钟功能(定时,闹响);发挥部分:(1)实现年月日星期功能,可与时分秒交替显示(2)按我校现行作息时间表输出打铃信号工作计划(1)时间本课程设计安排2周时间:~(2)进度安排第1周周一周二:查阅资料,拿出整体设计方案,划分模块;第1周周三至周五:各模块的设计、调试、验证。第2周周三前完成项目整体调试和测试。第2周周三周四文档写作整理第2周周五:答辩讨论指导教师:贺慧勇唐立军文勇军钟海丽周晓萍唐俊龙2014年11月7日教研室意见:同意。教研室主任文勇军2014年11月11日长沙理工大学课程设计成绩评定表学生姓名:王玲学号:201265110204专业班级:电子信息与科学1203课程设计题目:电子钟的设计(闹钟与整点报时模块)评分项目要求分值得分学习态度学习态度认真,遵守纪律。10设计方案调研充分,方案设计合理。20工作量完成了任务书规定的工作量。实际设计、调试效果好。40设计报告完全符合撰写规范要求,结构严谨,逻辑性强,层次清晰,表述准确,文字流畅。20答辩准备充分,概念清楚,能准确流利地回答各种问题。10总分备注:成绩:指导教师:年月日目录1数字钟设计闹钟模块基本任务要求 42设计思想 43简述闹钟模块的输入与输出 54分进程描述 65仿真结果与分析 76简述数字钟的设计总成果 107总结 11参考文献 13代码附件 13基本任务要求:运用QuartusⅡ,用VHDL语言描述并设计的闹钟模块满足可调闹钟时间,当时钟时间到达闹钟时间后会响闹铃,(由于实验室权限问题会以FPGA开发板上12个LED灯交替发光来表现);整点报时过程表现为整点的前十秒内响铃,(以FPGA开发板上一个LED灯交替发光来实现)。设计思想:闹钟模块要以分频模块、计数器模块和译码显示模块为基础,将闹钟模块分为三个进程,一个进程用来实现调闹钟,一个进程来实现闹响闹钟(即实现LED灯交替发光),另一个进程来是实现整点报时。(上面截图为数字钟整体编译后的RTL电路的闹钟模块)简述闹钟模块图的输入与输出:上图中的输入粗黑实线为计数器模块输出的小时、分钟的高低位和秒钟的高位(都用四位的二进制表示);输出的粗黑实线为定的闹钟时间(包括小时和分钟),将送到译码显示模块显示闹钟时间,闹钟时间与时钟都在FPGA上的数码管显示,用二选一实现交替显示。clk和clk1都是经过分频器分出的不同频率的信号分别用于整点报时的闪灯脉冲与闹钟调时、闹响的闪灯脉冲。AlarmEn和alarmADJ分别为控制闹钟闹响和控制闹钟调时的输入脉冲;ADJ1和ADJ2就分别为控制闹钟调小时与分钟的的输入脉冲(可与校时钟的开关共用)。sound13为整点报时的LED灯的输入信号,其余的为闹钟闹响时的LED灯的输入信号。分进程描述::先列出调闹钟进程的部分VHDL语言描述:if(alarmADJ='0')then ifclk1'eventandclk1='1'then ifADJ1='0'then if(hour_unitcount<9)then hour_unitcount:=hour_unitcount+1; elsehour_unitcount:="0000"; hour_decadecount:=hour_decadecount+1; endif; if(hour_decadecount=2andhour_unitcount=4)then hour_decadecount:="0000";hour_unitcount:="0000"; endif; ENDIF; 分析:alarmADJ为低电平且ADJ1也为低电平时,随着clk1的脉冲信号来计数,小时为24进制数,可从上面的语句中看出计数的周期为24;根据调闹钟小时的部分代码可类似的分析出调闹钟分钟的基本逻辑。整点报时进程:process(clk,mh,ml,sh) variablecount1:std_logic_vector(3downto0); begin if(ml="1001"andmh="0101"andsh="0101")then ifclk'eventandclk='1'then if(count1<1)thencount1:=count1+1;sound13