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EDA 技术实用教程第 2 章 EDA 设计流程及其工具 设计流程图 2-1 应用于 FPGA/CPLD 的 EDA 开发流程 设计流程 设计输入(原理图/ HDL 文本编辑) 1. 图形输入状态图输入波形图输入原理图输入在 EDA 软件的图形编辑界面上绘制能完成特定功能的电路原理图 2. HDL 文本输入将使用了某种硬件描述语言(HDL) 的电路设计文本, 如 VHDL 或 Verilog 的源程序,进行编辑输入。 设计流程 综合整个综合过程就是将设计者在 EDA 平台上编辑输入的 HDL 文本、原理图或状态图形描述,依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合, 最终获得门级电路甚至更底层的电路描述网表文件。 适配将由综合器产生的网表文件配置于指定的目标器件中, 使之产生最终的下载文件,如 JEDEC 、 Jam 格式的文件。 设计流程 时序仿真与功能仿真时序仿真接近真实器件运行特性的仿真功能仿真直接对 VHDL 、原理图描述或其他描述形式的逻辑功能进行测试模拟 编程下载 硬件测试 ASIC 及其设计流程 ASIC(Application Specific Integrated Circuits ,专用集成电路) 数字 ASIC 数模混合模拟 ASIC ASIC ASIC图 2-2 ASIC 分类 ASIC 及其设计流程 ASIC 设计方法图 2-3 ASIC 实现方法 ASIC 设计方法全定制法半定制法门阵列法标准单元法可编程逻辑器件法 一般 ASIC 设计的流程 一般 ASIC 设计的流程 一般 ASIC 设计的流程 一般 ASIC 设计的流程 一般 ASIC 设计的流程 一般 ASIC 设计的流程 一般 ASIC 设计的流程 一般 ASIC 设计的流程 一般 ASIC 设计的流程 一般 ASIC 设计的流程 一般 ASIC 设计的流程 一般 ASIC 设计的流程 一般 ASIC 设计的流程图 2-4 ASIC 设计流程 常用 EDA 工具 设计输入编辑器 HDL 综合器 piler II 、 DC-FPGA 综合器、 Synplify Pro 综合器、 LeonardoSpectrum 综合器和 Precision RTL Synthesis 综合器 仿真器 VHDL 仿真器 Verilog 仿真器 Mixed HDL 仿真器其他 HDL 仿真器 适配器 下载器 QuartusII 简介图 1-9 Quartus II 设计流程