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EDA设计流程:设计输入,综合,适配,时序仿真和功能仿真,编辑下载,硬件测试VHDL综合:将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配过程,综合仅对hdl而言的,综合过程将把软件的hdl描述与硬件结果挂钩是将软件转化为硬件电路的关键步骤,是文字描述与硬件实现的一座桥梁FPGA/CPLD基于什么结构:查找表结构器件;乘积项结构器件。IP:知识产权核或知识产权模块,软IP:用vhdl等硬件描述语言描述的功能块。固IP:完成综合的功能块。硬Ip:提供设计的最终阶段产品即掩模资源共享:主要针对数据通路中耗费逻辑资源较多的模块,通过选择复用方式共享使用该模块,以减少使用该模块的使用个数,以减少资源浪费。时钟边缘检测描述语句:“CLK'EVENTANDCLK='1'”检测时钟信号CLK的上升沿的,<信号名>'EVENT侧下降沿:CLK=’0’ANDCLK’LAST_VALUE=’1’、falling_edge()、CLK’EVENTAND (CLK=’0’)等各种状态机编码的优缺点:一般有限状态机(\状态机克服了纯硬件数字系统顺序方式控制不灵活的缺点\状态机可以定义符号化枚举类型的状态\状态机容易构成性能良好的同步时序逻辑模块\状态机的VHDL表述丰富多样、程序层次分明,易读易懂\在高速运算和控制方面,状态机更有其巨大的优势\高可靠性.):面积优化:指FPGA/CPLD的资源利用优化(资源共享,逻辑优化,串行化)a使用规模更小的可编程逻辑芯片,降低成本。b可编程器件由于布线资源有限耗用资源过多会严重影响电路性能。c为技术升级留下可编程资源。d资源耗用过多会使功耗上升。速度优化:流水线设计,寄存器配平,关键路径法。标准逻辑矢量数据类型的赋值:B:OUTSTD_logic_vector(7downto0);signalA:STD_logic_vector(1to4)进程中的信号与变量赋值:信号SIGNAL   变量VARIABLE基本用法 用于作为电路中的信号连线     用于作为进程中局部数据存储单元适用范围 在整个结构体内的任何地方都能适用 只能在所定义的进程中使用行为特性 在进程的最后才对信号赋值     立即赋值变量Variablea:std_logic;信号Y<=a+b;结构体的定义:是实体所定义的设计实体中的一个组成部分标识符的格式:以英文字母开头,必须是单一“_”,且左右必须有英文或数字,不区分大小写,允许图形符号(回车符,换行符等),也允许有空格符。数字的表达方式:整数,实数,以数制基数表示的文字,物理量文字常用EDA工具:设计输入编辑器,hdl综合器,仿真器,适配器,下载器soc:SystemonChip称为系统级芯片FPGA(Field-ProgrammableGateArray)即现场可编程门阵列LUT:显示查找表(Look-Up-Table)EDA:是电子设计自动化(ElectronicDesignAutomation)synthesis:综合的意思,将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配过程LPM:libraryofparameterizedmodules参数化模块库,可参数化宏模块库RTL:电阻晶体管逻辑电路UAR