实验一：一位二进制全减器设计.doc

学生姓名:刘志强学号:6100409222专业班级:电子091班实验类型:验证□综合□设计■创新□实验日期:实验成绩:实验一一位二进制全减器设计一、实验目的掌握QuartusII的VHDL原理图设计和文本设计全过程;熟悉简单组合电路的设计,掌握系统仿真,学会分析硬件测试结果。二、实验内容与要求(1)设计一个二进制全减器,用分层设计方法,顶层为全减器,底层为半减器和逻辑门组成;(2)进行波形仿真,并分析仿真波形图;(3)下载测试全减法器是否正确。三、设计思路/原理图一位全减器可以由两个半减器和一个或门连接而成,根据半减器真值表对半减器进行描述,再对或门的VHDL描述,而后根据原理图对全减器的VHDL描述。图1全减器f_suber电路图四、实验程序(程序来源:教科书本)libraryieee;--;entityh_suberis--定义半减器h_suber实体port(a,b:instd_logic;do,vo:outstd_logic);endentityh_suber;architecturefs1ofh_suberissignalabc:std_logic_vector(1downto0);beginabc<=a&b;process(abc)begincaseabciswhen"00"=>do<='0';vo<='0';when"01"=>do<='1';vo<='1';when"10"=>do<='1';vo<='0';when"11"=>do<='0';vo<='0';whenothers=>null;endcase;endprocess;endarchitecturefs1;libraryieee;--;entityf_suberis--定义全减器f_suber实体port(ain,bin,cin:instd_logic;v,sub:outstd_logic);endentityf_suber;ponenth_suber---调用半减器声明语句port(a,b:instd_logic;do,vo:outstd_logic);ponentor2a--调用或逻辑门声明语句port(m,n:instd_logic;h:outstd_logic);ponent;signale,f,g:std_logic;---定义3个信号作为内部的连接线beginu1:h_suberportmap(a=>ain,b=>bin,do=>e,vo=>f);---例化语句u2:h_suberportmap(a=>e,b=>cin,do=>sub,vo=>g);u3:or2aportmap(m=>g,n=>f,h=>v);endarchitecturefs;五、【】→【】→在【】中选择存放的目录→【】f_suber要与顶层文件中entityf_suber相同→点击next→点击next→选择芯片→next完成;再在file下面点【】→【】→点击ok→编写程序→编译并保存在f_suber文件中(改动程序后,再保存,再编译)→管脚【】→【】→而后对芯片设置,即打开device