实验一：一位二进制全减器设计.doc

学生姓名: 刘志强学号: 6100409222 专业班级: 电子091班
实验类型:验证□综合□设计■创新□实验日期: 实验成绩:
实验一一位二进制全减器设计
一、实验目的
掌握QuartusII的VHDL原理图设计和文本设计全过程;
熟悉简单组合电路的设计,掌握系统仿真,学会分析硬件测试结果。
二、实验内容与要求
(1) 设计一个二进制全减器,用分层设计方法,顶层为全减器,底层为半减器和逻辑门组成;
(2)进行波形仿真,并分析仿真波形图;
(3)下载测试全减法器是否正确。
三、设计思路/原理图
一位全减器可以由两个半减器和一个或门连接而成,根据半减器真值表对半减器进行描述,再对或门的VHDL描述,而后根据原理图对全减器的VHDL描述。

图1 全减器f_suber电路图
四、实验程序(程序来源:教科书本)
library ieee; --半减器描述
use ;
entity h_suber is --定义半减器h_suber实体
port(a,b:in std_logic;
do,vo:out std_logic);
end entity h_suber;
architecture fs1 of h_suber is
signal abc:std_logic_vector (1 downto 0);
begin
abc <= a&b ;
process (abc)
begin
case abc is
when "00" => do<='0';vo<='0';
when "01" => do<='1';vo<='1';
when "10" => do<='1';vo<='0';
when "11" => do<='0';vo<='0';
when others => null;
end case;
end process;
end architecture fs1;
library ieee; --一位二进制全减器顶层设计描述
use ;
entity f_suber is --定义全减器f_suber实体
port (ain,bin,cin:in std_logic;
v,sub:out std_logic);
end entity f_suber;
architecture fs of f_suber is
component h_suber ---调用半减器声明语句
port (a,b:in std_logic;
do,vo:out std_logic);
ponent;
component or2a --调用或逻辑门声明语句
port (m,n:in std_logic;
h:out std_logic);
ponent;
signal e,f,g:std_logic; ---定义3个信号作为内部的连接线
begin
u1:h_suber port map(a=>ain,b=>bin,do=>e,vo=>f); ---例化语句
u2:h_suber port map(a=>e,b=>cin,do=>sub,vo=>g);