2位二进制数据比较器实验报告.docx

p_2EQLGSM2位二进制数据比较器实验报告一实验目的熟悉QuartusII软件的基本操作学习使用VerilogHDL进行设计输入逐步掌握软件输入、编译、仿真的过程二实验说明本次实验是要设计一个2位的二进制数据比较器。该电路应有两个数据输入端口A、B,每个端口的数据宽度为2,分别设为A0、A1和B0、B1、A0、B0为数据低位,、B1为数据高位。电路的输出端口分别为EQ(A=B的输出信号)、LG(A>B时的输出信号)和SM(A<B的输出信号)。2位二进制数据比较器真值表输入信号输出信号A1A0B1B0EQLGSM0000100000100100100010011001010001001011000110001011100110000101001010101010010110011100010110101011100101111100逻辑表达式:𝐸𝑄=𝐴0∙𝐴1∙𝐵0∙𝐵1+𝐴0∙𝐴1∙𝐵0∙𝐵1+𝐴0∙𝐴1∙𝐵0∙𝐵1+𝐴0∙𝐴1∙𝐵0∙𝐵1𝐿𝐺=𝐴0∙𝐵0∙𝐵1+𝐴0∙𝐴1∙𝐵0+𝐴1∙𝐵1𝑆𝑀=𝐴0∙𝐵0∙𝐵1+𝐴𝑂∙𝐴1∙𝐵𝑂+𝐴1∙𝐵1三实验要求完成2位二进制数据比较器的VerilogHDL程序代码输入并进行仿真采用结构描述方式和数据流描述方式完成对设计电路的仿真验证四、实验过程1程序代码(1)moduleyangying(A,B,EQ,LG,SM);input[1:0]A,B;outputEQ,LG,SM;assignEQ=(A==B)?1'b1:1'b0;assignLG=(A>B)?1'b1:1'b0;assignSM=(A<B)?1'b1:1'b0;endmodule(2)moduleyangying(A,