2位二进制数据比较器实验报告.docx

2位二进制数据比较器实验报告一实验目的熟悉QuartusII软件的基本操作学习使用VerilogHDL进行设计输入逐步掌握软件输入、编译、p_2LGB0SM本次实验是要设计一个2位的二进制数据比较器。该电路应有两个数据输入端口 A、B,每个端口的数据宽度为2,分别设为AO、A1和B0B1、A0B0为数据低位,、B1为数据高位。电路的输出端口分别为EQ(A=B的输出信号)、LG(A>B时的输出信号)和SM(A<B的输出信号)。2位二进制数据比较器真值表输入信号输出信号A1A0B1B0EQLGSM0000100000100100100010011001010001001011000110001011100110000101001010101010010110011100010110101011100101111100逻辑表达式:EQ=A0■A1■B0■Bl+A0■Al*BO*B14-AO*Al-BO・Bl+A0•Al•B0•Bl|LG=AO*BO-Bl+AO■Al■BO4-Al■Bl|SM=AOBOBL4-AO-AlBO+AlBl三实验要求1、 完成2位二进制数据比较器的VerilogHDL程序代码输入并进行仿真2、 采用结构描述方式和数据流描述方式3、 完成对设计电路的仿真验证四、实验过程1程序代码⑴moduleyangying(A,B,EQ,LG,SM);input[1:0]A,B;outputEQ,LG,SM;assignEQ=(A==B)?1'b1:1'bO;assignLG=(A>B)?1'b1:1'bO;assignSM=(A<B)?1'b1:1'bO;endmodule⑵moduleyangying(A,B,EQ,LG,SM);in