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—计算机—学院专业 班组、学号 .doc—计算机—学院 专业班 组、学号姓名 协作者 教师评定 实验题訂 基丁Libero的数字逻辑设计仿真及验证实验 1、 熟悉EDA工具的使用;仿真基本门电路。2、 仿真组合逻辑电路。3、 仿真时序逻辑电路。4、 基本门电路、组合电路和吋序电路的程序烧录及验证。5、 数字逻辑综合设计仿真及验证。实验报告1、基本门电路一、 实验冃的1、 T解基于Verilog的基本门电路的设计及其验证。2、 熟悉利用EDA工具进行设计及仿真的流程。3、 学习针对实际门电路芯片74HC00、74HC02、、74HC32、74HC86进行VerilogHDL设计的方法。二、 实验环境Libero仿真软件。三、 实验内容1、 掌握Libero软件的使用方法。2、 进行针对74系列基本门电路的设计,并完成相应的仿真实验。3、 参考教材屮相应章节的设计代码、测试平台代码(可自行编程),完成74HC00、74HC02、、74HC86相应的设计、综合及仿真。4、 提交针对74HC00、74HC02、、(任选一个)••••的综合结果,以及相应的仿真结果。四、 实验结果和数据处理1、所有模块及测试平台代码清单••//74HC00代码■与非//74HC00测试平台代码//74HC02测试平台代码//74HC04代码■非//74HC04测试平台代码//74HC08代码•与//74HC08测试平台代码//74HC32代码•或//74HC32测试平台代码//74HC86代码■异或//74HC86测试平台代码2、 第一次仿真结果(任進一个门,.谊注明,.插入截图,.下回)。(将波形窗口背景设为白色,调整窗口至合适大小,使波形能完整显示,对窗口截图。后面实验屮的仿真••••使用相同方法处理)3、 综合结果(截图)。(将相关窗口调至合适大小,使RTL图能完整显示,对窗口••截图,后面实验屮的综合使用相同方法处理)4、 第二次仿真结果(综合后)(截图)。回答输出信号是否有延迟,延迟吋间约为••多少?5、 第三次仿真结果(布局布线后)(截图)。回答输出信号是否有延迟,延迟吋间••约为多少?分析是否有出现竞争冒险。2、组合逻辑电路一、 实验冃的1、 了解基于Verilog的组合逻辑电路的设计及其验证。2、 熟悉利用EDA工具进行设计及仿真的流程。3、 、74HC153、74HC85>74HC283、74HC4511进行VerilogHDL设计的方法。二、 实验环境Libero仿真软件。三、 实验内容1、 掌握Libero软件的使用方法。2、 进行针对74系列基本组合逻辑电路的设计,并完成相应的仿真实验。3、 参考教材屮相应章节的设计代码、测试平台代码(可自行编程),完成74HC148、74HC138、、74HC283、74HC4511相应的设计、综合及仿真。4、 74HC85测试平台的测试数据要求:进行比较的A、B两数,分别为本人学号的末两位,如“89”,则A数为“1000”,B数为“1001”。若两数相等,需考虑级联输入(级联输入的各种取值情况均需包括);若两数不等,则需增加一对取值情况,验证A、B相等吋的比较结果。5、 74HC4511设计成扩展型的,即能显示数字0〜9、字母a〜f。6、 提交针对74HC148、74HC138、74HC153、74HC85>(任■选一个)的综合结果,以及相应的仿真结果。•••四、 实验结果和数据处理1、所有模块及测试平台代码清单//74HC148代码//74HC148测试平台代码//74HC138代码//74HC153代码//74HC153测试平台代码//74HC85代码//74HC85测试平台代码//74HC283代码//74HC283测试平台代码//74HC4511代码//74HC4511测试平台代码2、 第一次仿真结果(任选一个模块,请注明)3、 综合结果4、 第二次仿真结果(综合后)。回答输出信号是否有延迟,延迟时间约为多少?5、 第三次仿真结果(布局布线后)。回答输出信号是否有延迟,延迟吋间约为多少?分析是否有出现竞争冒险。3、时序逻辑电路一、 实验冃的1、 了解基于Verilog的吋序逻辑电路的设计及其验证。2、 熟悉利用EDA工具进行设计及仿真的流程。3、 学习针对实际时序逻辑电路芯片74HC74、。二、 实验环境Libero仿真软件。三、 实验内容1、 熟练掌握Libero软件的使用方法。2、 进行针对74系列时序逻辑电路