卷积码编码器及Viterbi译码器的设计
题目:卷积码编码器及Viterbi译码器的设计
学生姓名: 琳 学 号:
所在系别: 电气信息工程学院 专业名称: 通信工程 届 次:
指导教师:
目 录
前言 ...................................................................... 1 1 卷积码 .................................................................. 2
..................................................... 2
卷积码的编码 ...................................................... 3
卷积码的译码 ...................................................... 3
卷积码的 Viterbi 译码 ............................................. 4 .......................... 7
方案提出 .......................................................... 7
方案论证 .......................................................... 7
........................................................... 9
........................................................... 9 ...................... 9
....................................................... 9
系统仿真实现 ...................................................... 9
卷积码实现 ....................................................... 11
数据分析 ......................................................... 13 4 SIMULINK下仿真设计 .................................................... 14
...................................................... 14
SIMULINK模块仿真参数设置及意义 ................................... 15 5总结 ................................................................... 19
设计小结 ......................................................... 19
.......................................................... 19
展望 ............................................................. 20 6参考文献: ............................................................. 20
淮南师范学院2013届本科毕业论文
卷积码编码器及Viterbi译码器的设计
学生:陈琳(指导老师:王千春)
(淮南师范学院电气信息工程学院)
摘要:本毕业设计主要解决对一个卷积码序列进行维特比(Viterbi)译码输出,并通过
Matlab软件进行设计与仿真，并进行误码率分析。在毕业设计中，系统开发平
台为Windows Vista Ultimate，程序设计与仿真均采
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