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EDA技术与VHDL
实验报告
电气工程系
电子信息工程
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实验一：1位全加器设计
实验目的:
.;
.用原理图输入设计法和 VHDL文本输入设计法设计 1位全加器；
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.通过电路仿真和硬件验证，进一步了解 1位全加器的功能
实验内容：
用原理图输入设计法和 VHDL文本输入设计法分别设计 1位全加器，并下载到CH4实验
箱上运行。
实验原理：1位全加器可以由两个半加器和一个或门连接而成， 因而可根据半加器的电路 (如
图3-1所示)或真值表写出或门和半加器的VHDL描述。然后根据图3-2写出全加器的顶层描 述。
图3-
图3-2 全加器Ladder电路图及其实体模块 实验步骤：
.打开实验箱电源；
.输入移位寄存器 VHDL程序；
.点击炉图标，进行分析和综合；
.建立波形文件，进行功能仿真；
.按接线图配置FPGA引脚；
.点击图A标，进行编译；
.下载*杖*.sof配置文件到 EP3c16Q240c8中；
1半加器的vhdl描述有两种，我用的是下面这种，布尔函数描述法 (1)布尔函数描述方法的 VHDL源程序如下：
LIBRARY IEEE;--半加器描述(1)：布尔方程描述方法
USE ;
ENTITY h_adder IS
PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC);
END ENTITY h adder;
ARCHITECTURE thl OFh_adderis
BEGIN
so <= NOT(a XOR (NOT b)) ; co <= a AND b ;
END ARCHITECTURE th 1;
(2)或门逻辑描述:
LIBRARY IEEE ; 一或门逻辑描述
USE LOGIC ;
ENTITY or2a IS
PORT (a, b :IN STD_LOGIC;
c : OUTSTD_LOGIC );
END ENTITY or2a；
ARCHITECTURE one OF or2a IS
BEGIN
c <= a OR b ;
END ARCHITECTURE one ;
(3) 1位二进制全加器顶层设计描述：
LIBRARY IEEE; -1位二进制全加器顶层设计描述
USE LOGIC ;
ENTITY Ladder IS
PORT (ain, bin, cin : IN STD_LOGIC;
cout , sum : OUT STD_LOGIC );
END ENTITY f adder;
ARCHITECTURE Ml OF Ladder IS
COMPONENT h_adder 一调用半加器声明语句
PORT( a, b : INSTD_LOGIC;
co, so : OUTSTD_LOGIC);
END COMPONENT ；
COMPONENT or2a
PORT (a, b : IN STD_LOGIC;
c : );
END COMPONENT；
SIGNALd, e, f: STD_LOGIC; -定义3个信号作为内部的连接线。
BEGIN
ul : h_adder PORT MAP(a=>ain , b=>bin , co=>d , so=>e);
-例化语句
u2 : h_adder PORT MAP(a=>e , b=>cin, co=>f, so=>sum);
u3 : or2aPORT MAP(a=>d, b=>f, c=>cout);
END ARCHITECTURE fd 1;
实验结果:
H>3▼・・・・・ 111
实验二：移位寄存器模块
实验目的：
1设计8位CPU设计中常用的移位寄存器模块
2用case语句设计并行输入输出的移位寄存器
3体会信号赋值的特性 实验内容：
编写移位寄存器的VHDL实现程序；通过电路仿真和硬件验证，进一步了解移位寄存器的 功能。
设计原理：
Library IEEE;
USE LOGIC ;
ENTITY S HIFT IS
PORT (CLK,C0 : IN STD_LOGIC; 一时钟和进位输入
MD : IN STD_LOGIC_VECTOR(2 DOWNTO 0);
-移位模式控制字