FPGA双口RAM应用实例.docx

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双端口 RAM在高速数据采集中的应用
利用传统方法设计的高速数据采集系统由于集成度低、 电路复杂，高速运行电路 干扰大，电路可靠性低，难以满足高速数据采集工作的要求。应用 FPGA可以 把数据采集电路中的数据缓存、 控制时序逻辑、地址译码、总线接口等电路全部 集成进一片芯片中，高集成性增强了系统的稳定性，为高速数据采集提供了理想 的解决方案。下面以一个高速数据采集系统为例介绍双端口 RAM的应用。
该系统要求实现对频率为5MHz的信号进行采样，系统的计算处理需要对信号 进行波形分析，信号采样时间为25 根据设计要求，为保证采样波形不失真,
A/D采样频率用80MHz,采样精度为8位数据宽度。计算得出存储容量需要 2K字节。其系统结构框图如图3所示，图4给出了具体电路连接图。
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S4双堂口仙耐和读写控制逻辑及场冲棱块连接图
根据设计要求，双端口 RAM的LPM_WIDTH 参数设置为8, LPM_WIDTHAD 参数设置为
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11(211=2048),使用读写使能端及读写时钟。 ADCLK、WRCLK和 地址发生器的计数频率为80MHz。
A/D转换值对双端口 RAM的写时序为顺序写方式，每完成一次 A/D转换， 存储一次数据，地址加1指向下一单元，因此写地址发生器(RAM_CONTROL) 采用递增计数器实现，计数频率与 ADCLK、WRCLK 一致以保证数据写入时序 的正确性。写操作时序由地址和时钟发生器、 A/D转换时钟和双端口 RAM的
写时钟产生。停止采样时 AD_STOP有效，写地址发生器停止计数，同时停止 对RAM的写操作。将地址发生器的计数值接至 DSP总线可以获取采样的首尾
指针。地址发生器单元一般用(VHDL)语言编程实现，然后生成符号文件 RAM_CONTROL在上层文件调用。其部分 VHDL语言程序如下：
Qc=data; begin if CLR=1' then
WW<=0'; elsif (CLK'cveni and CLK- Vy Ihen if AD^- T ihcn WR<='0'： 4山1阜v=d闵灯 elfv
if (d4la=1023) thcn WJOOOOOIMM)'i else 拆用©Tat *+ 1； ¥/R<=CLK a^erJOns; 檄id if;
end if;
eKid if; end fiiocesi aa;
对双端口 RAM的读操作采用存储器映像方式， 具读出端口接DSP的外扩RAM 总线，DSP可随机读取双端口 RAM的任一单元数据，以方便波形分析。 由于
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LPM_RAM_DP模块的读端数据总线q不具有三态特性，因此调用三态缓冲器 74244 ,通过其将输出数据连接到DSP数据总线上。
在高速数据采集电路中，数据缓存也可以用FIFO或单端口 RAM实现。用FIFO 进行数据缓存，由于其已经把地址发生部分集成在模块单元内