EDA一位全加器.doc

1 南昌大学实验报告学生姓名: 邱永洪学号: 6100 210 026 专业班级: 中兴 101 实验类型: □验证□综合■设计□创新实验日期: 2012、 10、12 实验一一位二进制全加器设计实验一、实验目的 1、学习 Quartus II的文本和原理图输入方法设计简单组合电路以熟悉 QuartusI I的使用; 2、熟悉设备和软件,掌握实验操作。二、实验内容与要求( 1 )在利用 VHDL 编辑程序实现半加器和或门, 在主层中进行应用。熟悉层次设计概念; ( 2)给出此项设计的仿真波形; ( 3)参照实验板的引脚号,选定和锁定引脚,编程下载,进行硬件测试。三、设计思路 1, 一个 1 位全加器可以用两个 1 位半加器及一个或门连接而成。而一个 1 位半加器可由基本门电路组成。半加器的真值表为 ab so co 0000 0110 1010 1101 其中 a 为被加数, b为加数, co 为本位向高位进位, so 为本位和因而可得表达式为: co= ab 而 so= ab+ ab=a⊕b 其 VHDL 文本如下 LIBRARY IEEE; -- 半加器描述(1) :布尔方程描述方法 USE ; ENTITY h_adder IS PORT (a,b: IN STD_LOGIC; co, so: OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is BEGIN so <= NOT(a XOR (NOT b)) ; co <= a AND b; END ARCHITECTURE fh1;2 2, 而全加器的真值表如下; ain bin cin count sum 00000 00101 01001 01110 10001 10110 11010 11111 其中 ain 为被加数, bin 为加数, cin 为低位向本位的进位, count 为本位向高位的借位, sum 为本位和所以, 一位全加器的表达式如下: S um = ain ⊕ bin ⊕ cin count = ainbin + cinain + cinbin 3,或门 VHDL 文本如下 LIBRARY IEEE ; -- 或门逻辑描述 USE ; ENTITY or2a IS PORT (a,b :IN STD_LOGIC; c: OUT STD_LOGIC ); END ENTITY or2a; ARCHITECTURE one OF or2a IS BEGIN c <= a OR b; END ARCHITECTURE one; 3 四、 VHDL 文本输入法设计常用的硬件描述语言( HDL )就是 VHDL 语言, 同原理图设计方法类似,首先打开 Quartus 建立工程文件, 然后选择菜单 File->New ,在 Device Design Files 标签选项框中选择 VHDL File 。 LIBRARY IEEE; --半加器描述(1) :布尔方程描述方法 USE ; ENTITY h_adder IS PORT (a,b: IN STD_L