Formality使用指南.docx

说明1

（一）图形用户界面进行形式验证1
design2
读取源文件3
设置搜索目录3
设置搜索目录4
加载源文件5
设置fifo为reference的顶层5
Design6
加载Technology library7
(Setup)8
8
8
6. Debug9

（二）命令行方式进行形式验证13
命令行方式运行13

1. set referenc design14
2. set implementation design15
3. setup16
设置SCAN链的功能无效17
4. match18
5. verify19

检查和一致性20
禁止scan和jtag功能20
运行match21
Verify21
说明
FiFo的Tutorial目录下包含以下几个子目录：
Rtl： fifo的RTL源代码；, , , , , 。
Lib：门级网表需要的技术库；包含。
Gate：综合的门级网表； 和。
Gate_with_scan：插入扫描链的门级网表；包含。
Gate_with_scan_jtag：带有扫描链和JTAG链的门级网表；
包含。

RTL源代码：
门级网表：
检查文件和门级网表的功能一致性
设置RTL源代码为reference design
设置门级网表为Implementation design
（一）图形用户界面进行形式验证
在UNXI提示符下进入tutorial目录：输入fm（或formality）。
design
点击formality图形界面的reference按钮，进入Read Design File ,点击Verilog按钮，出现添加Verilog文件的对话框。如下图：
读取源文件
在对话框中选择：Rtl目录下的文件，点击Open按钮,打开源代码。如图：
设置搜索目录(上述源文件还未执行Load files命令)
点击option按钮，出现set verilog read option对话框,选择Variable,在DesingWare root directory(hdlin_dwroot)出输入：echo $SYNOPSYS 或Design Compiler的安装目录(本工作站的目录为/opt/tools/synopsys)，如下图：
设置搜索目录
在Set verilog read option对话框中的VCS Style Option中选择Library Directory(-y),在Enter Diectory Name处浏览选择rtl目录,然后点击add按钮添加查找目录rtl。
选择Library Extension(-libext)，在Enter File ，然后点击add按钮添加，点击OK按钮。
加载源文件
然后点击LOAD FILES按钮，加载源文件，如下图：
设置fifo为reference的顶层
再点击Set Top Design按钮，出现下图。
在choose a library 中选择WORK，
在choose a design中选择fifo（顶层设计的模块名）
在Set and link the top design中点击Set Top，出现下图
同时在Reference按钮上出现绿色的对号符：
Design
点击Implement按钮，在Read Design Files 中点击Verilog，出现Add verilog files对话框，选择gate目录下的verlog网表文件，点击Load Files加载网表文件，
加载Technology library
选择Read DB Libraries按钮，点击DB…按钮，出现Add DB Files对话框,选择lib目录下的库文件，（确保Read as share library被选中）点击LOAD Files，加载库文件。
选择Set Top Design,在Choose a library中选择WORK (Des