verilog实验报告.doc

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2021-2021 -2-G02A3050-1电子电路设计训练〔数字EDA局部〕
实验报告
〔 2021 年5月20日〕
教学班
学号
组长
签名
成绩
自动化科学与电气工程学院
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目录
目录1
实验一、简单组合逻辑和简单时序逻辑1
实验任务1——简单组合逻辑1
实验要求1
模块的核心逻辑设计1
测试程序的核心逻辑设计1
仿真实验关键结果及其解释2
实验任务2——简单时序逻辑3
实验要求3
模块的核心逻辑设计3
测试程序的核心逻辑设计3
仿真实验关键结果及其解释4
实验小结4
实验二、条件语句和always过程块5
实验任务1——利用条件语句实现计数分频时序电路5
实验要求5
模块的核心逻辑设计5
测试程序的核心逻辑设计6
仿真实验关键结果及其解释7
实验任务2——用always块实现较复杂的组合逻辑电路8
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实验要求8
模块的核心逻辑设计8
测试程序的核心逻辑设计9
仿真实验关键结果及其解释10
实验小结11
实验三、赋值、函数和任务12
实验任务1——阻塞赋值与非阻塞赋值的区别12
实验要求12
模块的核心逻辑设计12
测试程序的核心逻辑设计13
仿真实验关键结果及其解释14
实验任务2——在Verilog HDL中使用函数16
实验要求16
模块的核心逻辑设计16
测试程序的核心逻辑设计18
仿真实验关键结果及其解释19
实验任务3——在Verilog HDL中使用任务20
实验要求20
模块的核心逻辑设计20
测试程序的核心逻辑设计21
仿真实验关键结果及其解释22
实验小结22
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实验四、有限状态机23
实验任务1——基于状态机的串行数据检测器23
实验要求23
模块的核心逻辑设计23
测试程序的核心逻辑设计25
仿真实验关键结果及其解释26
实验任务2——楼梯灯26
实验要求26
模块的核心逻辑设计27
测试程序的核心逻辑设计31
仿真实验关键结果及其解释32
实验小结34
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实验一、简单组合逻辑和简单时序逻辑
实验任务1——简单组合逻辑
实验要求
〔1〕设计一个两位数据比拟器，比拟两个数据a和b。假设两数据一样，那么给出结果1，否那么给出结果0。
〔2〕设计一个字节〔8位〕的比拟器，比拟两个字节a[7:0]和b[7:0]的大小。假设a大于b，那么输出高电平，否那么输出低电平。

〔1〕两位数据比拟器
assign equal=(a==b)"1:0;//用连