Verilog实验报告.doc

2014-2015-2-G02A3050-1电子电路设计训练(数字EDA部分)实验报告(2015年5月20日)教学班学号组长签名成绩自动化科学与电气工程学院目录目录 1实验一、简单组合逻辑和简单时序逻辑 ——简单组合逻辑 ——简单时序逻辑 4实验二、条件语句和always过程块 ——利用条件语句实现计数分频时序电路 ——用always块实现较复杂的组合逻辑电路 11实验三、赋值、函数和任务 ——阻塞赋值与非阻塞赋值的区别 ——在VerilogHDL中使用函数 ——在VerilogHDL中使用任务 22实验四、有限状态机 ——基于状态机的串行数据检测器 ——楼梯灯 34实验一、——(1)设计一个两位数据比较器,比较两个数据a和b。若两数据相同,则给出结果1,否则给出结果0。(2)设计一个字节(8位)的比较器,比较两个字节a[7:0]和b[7:0]的大小。若a大于b,则输出高电平,否则输出低电平。(1)两位数据比较器assignequal=(a==b)?1:0;//用连续赋值语句assign对结果equal赋值,a=b时,equal输出为1,否则为0(2)字节数据比较器assignres=(a>b)?1:0;//用连续语句assign对结果equal赋值,a>b时equal输出为1,(1)两位数据比较器always#50clock=~clock;//产生周期性跳变的时钟,50个时间单位跳变一次always(negedgeclock)//always后的语句表示时序控制,每次时钟下降沿时刻产生不同的a和bbegina={$random}%2;b={$random}%2;//每次随机产生a和bendinitialbegin#100000000$stop;end//系统任务,暂停仿真以观察波形(2)字节数据比较器a={$random}%256;b={$random}%256;//a和b从0~255共256个数中随机产生,(1)两位数据比较器图1两位数据比较器波形图如图1所示,a和b相同时equal输出为高电平,否则输出低电平。(2)字节数据比较器图2字节数据比较器波形图如图2所示,a>b时,res输出高电平,否则res输出低电平。——,将时钟波形二分频。(posedgeclk_in)//always语句后表示时序控制,每次clk_in时钟上升沿时刻进行动作beginif(!reset)clk_out=0;//reset信号为低电平时,输出清零elseclk_out=~clk_out;//reset为高电平时,#`clk_c