verilog实验报告.doc

2014-2015-2-G02A3050-1
电子电路设计训练（数字EDA部分）
实验报告
（ 2015 年5 月 20 日）
教学班
学号
姓名
组长
签名
成绩
自动化科学与电气工程学院
目 录
目 录 1
实验一、简单组合逻辑和简单时序逻辑 1
实验任务1——简单组合逻辑 1
实验要求 1
模块的核心逻辑设计 1
测试程序的核心逻辑设计 1
仿真实验关键结果及其解释 2
实验任务2——简单时序逻辑 3
实验要求 3
模块的核心逻辑设计 3
测试程序的核心逻辑设计 3
仿真实验关键结果及其解释 4
实验小结 4
实验二、条件语句和always过程块 5
实验任务1——利用条件语句实现计数分频时序电路 5
实验要求 5
模块的核心逻辑设计 5
测试程序的核心逻辑设计 6
仿真实验关键结果及其解释 7
实验任务2——用always块实现较复杂的组合逻辑电路 8
实验要求 8
模块的核心逻辑设计 8
测试程序的核心逻辑设计 9
仿真实验关键结果及其解释 10
实验小结 11
实验三、赋值、函数和任务 12
实验任务1——阻塞赋值与非阻塞赋值的区别 12
实验要求 12
模块的核心逻辑设计 12
测试程序的核心逻辑设计 13
仿真实验关键结果及其解释 14
实验任务2——在Verilog HDL中使用函数 16
实验要求 16
模块的核心逻辑设计 16
测试程序的核心逻辑设计 18
仿真实验关键结果及其解释 19
实验任务3——在Verilog HDL中使用任务 20
实验要求 20
模块的核心逻辑设计 20
测试程序的核心逻辑设计 21
仿真实验关键结果及其解释 22
实验小结 22
实验四、有限状态机 23
实验任务1——基于状态机的串行数据检测器 23
实验要求 23
模块的核心逻辑设计 23
测试程序的核心逻辑设计 25
仿真实验关键结果及其解释 26
实验任务2——楼梯灯 26
实验要求 26
模块的核心逻辑设计 27
测试程序的核心逻辑设计 31
仿真实验关键结果及其解释 32
实验小结 34
实验一、简单组合逻辑和简单时序逻辑
实验任务1——简单组合逻辑
实验要求
（1）设计一个两位数据比较器，比较两个数据a和b。若两数据相同，则给出结果1，否则给出结果0。
（2）设计一个字节（8位）的比较器，比较两个字节a[7:0]和b[7:0]的大小。若a大于b，则输出高电平，否则输出低电平。
模块的核心逻辑设计
（1）两位数据比较器
assign equal=(a==b)?1:0; //用连续赋值语句assign对结果equal赋值，a=b时，equal输出为1，否则为0
（2）字节数据比较器
assign res=(a>b)?1:0; //用连续语句assign对结果equal赋值，a>b时equal输出为1，否则输出为0
测试程序的核心逻辑设计
（1）两位数据比较器
always #50 clock=~clock; //产生周期性跳变的时钟，50个时间单位跳变一次
always@(negedge clock) //always后的语句表示时序控制，每次时钟下降沿时刻产生不同的a和b
begin
a={$random}%2;
b={$random}%2; //每次随机产生a和b
end
initial
begin #100000000 $stop; end //系统任务，暂停仿真以观察波形
（2）字节数据比较器
a={$random}%256;
b={$random}%256; //a和b从0~255共256个数中随机产生，即可生成8位字节数据
仿真实验关键结果及其解释
（1）两位数据比较器
图 1两位数据比较器波形图
如图1所示，a和b相同时equal