低成本双路正弦波发生器.docx

低本钱双路正弦波发生器〔D题〕
摘 要
本作品基于DDS工作原理，利用CPLD编程实现NCO功能，进而实现题目中要求产生正弦波，每路信号的频率、幅度及两路信号的相位差均可程控设置。以P89V51RD2芯片为本设计的控制核心，通过单片z 晶体驱动下指令周期为 125 ns 。这些特点保证了可编制出高效率的源程序。
方案二：选用P89V51RD2单片机，P89V51RD2单片机的典型特性是它的X2方式选项。利用该特性可使应用程序以传统的80C51时钟频率〔每个机器周期包含12个时钟〕或X2方式〔每个机器周期包含6个时钟〕的时钟频率运行，选择X2方式可在相同时钟频率下获得2倍的吞吐量。从该特性获益的另一种方法是将时钟频率减半而保持特性不变，这样可以极大地降低电磁干扰(EMI)。Flash程序存储器支持并行和串行在系统编程〔ISP〕。并行编程方式提供了高速的分组编程〔页编程〕方式，可节省编程本钱和上市时间。
综上所述：根据两个方案不同的特点，综合比拟选用方案二中的P89V51RD2单片机作为微处理器单元。
控制逻辑单元选择与比拟
方案一：逻辑控制单元选用CPLD，CPLD属于大规模集成电路范围，是一种用户根据各自需要而自行构造逻辑功能的数字集成电路，它具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造本钱低、对设计者的硬件经验要求低、标准产品无需测试、保密性强、价格群众化等特点。
方案二：FPGA它是在PAL、GAL、CPLD等可编程器件的根底上进一步开展的产物。既解决了定制电路的缺乏，又克服了原有可编程器件门电路数有限的缺点。　CPLD和FPGA的主要区别是他们的系统结构。CPLD是一个有点限制性的结构。这个结构由一个或者多个可编辑的结果之和的逻辑组列和一些相对少量的锁定的存放器。这样的结果是缺乏编辑灵活性，但是却有可以预计的延迟时间和逻辑单元对连接单元高比率的优点。而FPGA却是有很多的连接单元，这样虽然让它可以更加灵活的编辑，但是结构却复杂的多。CPLD和FPGA另外一个区别是大多数的FPGA含有高层次的内置模块〔比方加法器和乘法器〕和内置的记忆体。因此一个有关的重别是很多新的FPGA支持完全的或者局部的系统内重新配置。允许他们的设计随着系统升级或者动态重新配置而改变。一些FPGA可以让设备的一局部重新编辑而其他局部继续正常运行
综上所述：方案一结合了方案二的优点而且也节约了实验本钱，所以选择方案一来完成控制逻辑单元。
模拟单元中放大器的方案比拟：
方案一：TL084，双列14脚封装，高阻输入结型场效应输入，电压反应性运算放大器，,输入偏置电流等于30pA，转换速率等于16V/μs功耗等于680mW，增益带宽等于3MHz,输入失调电压等于2~5mV。
方案二：TL082是一个双运算放大器，通过小电压信号的变化控制大电压信号。
方案三：LM324具有电源电压范围宽，静态功耗小，可单电源使用价格低廉等优点。
综上所述：方案二继承了其他方案的许多的特点，也满足实验要求，因此选择方案二最适宜。
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方案一：使用自己设计的线性电源，设计时比拟麻烦到达预期的目的很是不易，而且产生供电不稳定。
方案二：　使用AC/DC模块。此模块有良好的隔离、保护作用。而且也能进行电压变换，也有很强的降低噪生的功能，但是本钱较高。
综上所述，为了到达实验目的且考虑节约实验本钱和实验资源有限，那么选用实验室内的微机电源，虽
然需要持续充电但是仍然能到达实验效果。
二、系统方案描述与论证：
总体设计：
系统工作流程为：用P89V51RD2单片机作为微处理器，通过键盘输入需要输出的双相信号参数〔频率、幅值、相位差、占空比〕，将相应参数通过液晶屏显示，同时数据输入到CPLD中，CPLD完成了NCO及其他所需功能，根据设计要求生成相应的频率与相位可调的数据，通过比拟器与占空比控制字进行比拟，产生频率、相位及占空比可调的脉冲信号f〔t〕。通过比拟器进产生一路占空比可调的矩形波，然后通过低通滤波器生成直流常量用于调节幅值，并通过电子开关改变脉冲信号f〔t〕的幅值，假设想输出正弦波形，那么再通过滤波器与运放即可得到。由单片机P89V51RD2控制输出所需的波形参数，改变CPLD中的相关数据，波形信号可方便、快捷、精确输出。此方案符合设计题目要求，具有易操作，稳定性强等优点。方案系统框图如图1-3所示。
图1-3方案系统框图
单元电路设计：
CPLD局部：
12位移位存放器的SCK、SOI端口和13位译码器的LOAD端口接到单片机上，存放器的高4位做译码器的地址，低8位做锁存器输出的数据，6位