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多通道同步数据采集卡的制作方法
专利名称：多通道同步数据采集卡的制作方法
技术领域：
本发明属于数据采集与传输技术领域，特别地，适用于导航计算中对加速度信 息、温度信息等模拟信息的高速同步数据采集。
背景技术：
PC/104嵌入式效，4个AD同时进行数据转换。当BUSY1、 BUSY2、BUSY3与BUSY4信号由高电平变为低电平时，表示4通道数据全部转换完毕， 开始自动进行写FIFO数据的操作。FPGA循环产生AD读取信号，当RD1=0，RD2 = 1，RD3 = 1，RD4 = 1 时将第一通道数据写入 FIFO ；当 RDl = 1，RD2 = 0，RD3 = 1，RD4 = 1 时将第二通道数据写入 FIFO ；当 RDl = 1，RD2 = 1，RD3 = 0，RD4 = 1 时将第三通道数据写入FIFO ；当RDl = 1，RD2 = 1, RD3 = 1, RD4 = 0时将第四通 道数据写入FIFO。FPGA对FIFO写操作进行计数，当计数值等于4时，表示写FIFO数 据完毕，这时将CONVST
信号从低电平转换为高电平信号，停止AD采样转换与写FIFO 操作。同时，通过PC/104总线向上位计算机发送中断请求信号IRQ2，等待数据读取。
当A9 AO = 1100000010, WR = 1，RD = 0时，FPGA进行地址译码产生读 取FPGA集成FIFO的数据信号，将18位数据同时锁存进三片74LS573中。当A9 AO =1100000100, WR= 1，RD = 0 时，FPGA 进行地址译码使得 OEl = 0，LEl = 1，将 低8位数据读入上位计算机；当A9 AO = 1100001000, WR = 1，RD = 0时，FPGA
进行地址译码使得OE2 = 0，LE2 = 1，将D8 D15位数据读入上位计算机；当A9 AO = 1100001000, WR = 1，RD = 0 时，FPGA 进行地址译码使得 OE3 = 0，LE3 =
1，将D16 D17位数据读入上位计算机，3字节数据读取完毕后，进行组合则得到第一 通道的转换数据。重复上述过程可以顺序读取其余三个通道的数据。图2显示了本发明所述的多通道数据采集卡的基于PC/104总线上位计算机的主 程序软件工作流程。首先进行主程序的初始化，然后启动AD进行数据采样，在AD进 行数据采样的同时，主程序进行其它任务的执行，一旦AD采样完毕，中断标志位即被置 位，则CPU立即执行中断服务子程序，中断子程序执行完毕后，中断立即返回，则主程 序从断点处继续执行。这种中断设计，大大节省了 CPU时间，提高了程序的执行效率。图3显示了本发明所述的多通道数据采集卡的中断子程序的工作流程。整个数据采集卡以FPGA为控制核心，成功实现了多通道数据的同步采样，采 集精度高，符合PC/104总线标准，可以作为其标准模块直接使用。同时，将系统的逻辑 控制与数据缓冲集中到一片FPGA芯片上，采用柔性电路设计方法，增强了电路设计的 灵活性和可扩展性，在PC/104嵌入式导航系统中具有广泛的应用前景。
权利要求
，用于PC/104嵌入式导航计算机，其特征在于，包括一 PC/104总线，其与导航计算机通信；多片模数转换器，多通道将模拟信号