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数字逻辑系统设计九江学院电子工程学院张友木主讲习习题题 3-1. 画出与下例实体描述对应的原理图符号元件: ENTITY buf3s IS -- 实体 1:三态缓冲器 PORT (input : IN STD_LOGIC ; -- 输入端 enable : IN STD_LOGIC ; -- 使能端 output : OUT STD_LOGIC ) ; -- 输出端 END buf3x ; ENTITY mux21 IS -- 实体 2:2选1多路选择器 PORT (in0, in1, sel : IN STD_LOGIC; output : OUT STD_LOGIC); 数字逻辑系统设计九江学院电子工程学院张友木主讲 Input output enable sel In0 In1 output buf3s mux21 数字逻辑系统设计九江学院电子工程学院张友木主讲习习题题 3-2. 图 3-30 所示的是 4选1多路选择器,试分别用 IF_THEN 语句和 CASE 语句的表达方式写出此电路的 VHDL 程序。选择控制的信号 s1 和 s0 的数据类型为 STD_LOGIC_VECTOR ;当 s1='0' , s0='0' ; s1='0' , s0='1' ; s1='1' , s0='0' 和 s1='1' , s0='1' 分别执行 y<=a 、 y<=b 、 y<=c 、 y<=d 。图 3-30 4 选1多路选择器数字逻辑系统设计九江学院电子工程学院张友木主讲 library ieee ; use ; entity sel4_if is port(s1,s0:in std_logic ; a,b,c,d:in std_logic ; y:out std_logic ); end; architecture behave of sel4_if is begin process(a,b,c,d,s1,s0) begin if(s1='0' and s0='0') then y<=a; elsif (s1='0' and s0='1') then y<=b; elsif (s1='1' and s0='0') then y<=c; else y<=d; end if; end process; end; 习习题题数字逻辑系统设计九江学院电子工程学院张友木主讲 library ieee ; use ; entity sel4_case is port(s1,s0:in std_logic ; a,b,c,d:in std_logic ; y:out std_logic ); end; architecture behave of sel4_case is signal ss:std_logic_vector(1 downto 0); begin ss <=s1&s0; process(a,b,c,d,ss ) begin case ss is when "00"=> y<=a; when "01"=> y<=b; when "10"=> y<=c; when "11"=> y<=d; when others=>null; end case; end process; end; 习习题题数字逻辑系统设计九江学院电子工程学院张友木主讲习习题题 3-3. 图 3-31 所示的是双 2选1多路选择器构成的电路 MUXK ,对于其中 MUX21A ,当 s='0' 和'1' 时,分别有 y<='a' 和 y<='b' 。试在一个结构体中用两个进程来表达此电路,每个进程中用 CASE 语句描述一个 2选1多路选择器 MUX21A 。图 3-31 双2选1多路选择器数字逻辑系统设计九江学院电子工程学院张友木主讲 library ieee ; use ; entity muxk is port(s1,s0:in std_logic ; a1,a2,a3:in std_logic ; outy:out std_logic ); end; architecture behave of muxk is signal tmp:std_logic ; begin process(a2,a3,s0) begin 习习题题数字逻辑系统设计九江学院电子工程学院张友木主讲 case s0 is when '0'=> tmp <=a2; whe