IIC总线上拉电阻问题.docx

I2C 应用 : 不能说的秘密
I2C 如今已经成为芯片间低速串行通信的事实标准，被广泛使用在消费、控 制类电子设备场合。本文就实际应用中隐藏的一些简单问题进行讨论。
I2C 专利问题
I2C 是 Philips 在 1987 年获得部上拉电阻 RP 将信号线拉至高电平。因此 I2C 总线上 的上拉电阻是必须的！
RP不宜过小，一般不低于1KQ 一般IO端口的驱动能力在2mA〜4mA量级。如果RP阻值过小，VDD灌 入端口的电流将较大，这导致端口输出的低电平值增大 （I2C 协议规定，端口输 出低电平的最高允许值为 ） ；如果灌入端口的电流过大，还可能损坏端口。
故通常上拉电阻应选取不低于 1KQ的电阻（当VDD = 3V时，灌入电流不超过 3mA）。
RP不宜过大，一般不高于 10KQ 由于端口输出高电平是通过 RP 实现的，线上电平从低到高变化时，电源通 过 RP 对线上负载电容 CL 充电，这需要一定的时间，即上升时间。端口信号的 上升时间可近似用充电时间常数 RPCL 乘积表示。
信号线负载电容（对地）由多方面组成，包括器件引脚、 PCB 信号线、连 接器等。如果信号线上挂有多个器件，负载电容也会增大。比如总线规定，对于 的400kbps速率应用，信号上升时间应小于 300ns ；假设线上CL为20PF，可 计算出对应的RP值为15KQ。
如果 RC 充电时间常数过大，将使得信号上升沿变化缓慢，达不到数据传输 的要求。
因此一般应用中选取的都是几 KQ量级的上拉电阻，比如都选取 4K7的电 阻。
小阻值的 RP 电阻增大了端口 Sink 电流，故在可能的情况下， RP 取值应稍大一 点，以减少耗电。另外，通产情况下， SDA,SCL 两条线上的上拉电阻取值是一 致的，并上拉到同一电源上。
PCB 布局布线与抗干扰设计
I2C 信号线属于低速控制线，在手机 PCB 设计时，按通常的控制 IO 对待即 可，无需做特别的保护设计，一般不用担心受到噪声源干扰。
但在一些特定的情况下，比如折叠、滑盖机型中， I2C 的两根信号线需要通 过转轴或滑轨处的FPC,此时由于信号路径比较长，距离天线比较近，而且Open drain 的输出级对地阻抗大，对干扰比较敏感，因此比较容易受到 RF 信号源的 干扰。在这种情况下，就应适当注意对 I2C 信号线的保护。比如 I2C 两条信号线 （SDA,SCL ）等长度地平行走线，两边加地线进行保护，避免临近层出现高速 信号线等。
上拉电阻应安置在 OD 输出端附近。当 I2C 总线上主从器件（ Master & Slave ）两端均为 OD 输出时，电阻放置在信号路径的中间位置。当主设备端是 软件模拟时序，而从设备是 OD 输出时，应将电阻安置在靠近从设备的位置。
I2C协议还定义了串联在 SDA、SCL线上电阻Rs。该电阻的作用是，有效 抑制总线上的干扰脉冲进入从设备，提高可靠性。这个电阻的选择一般在 100〜
200ohm 左右。当然 ,这个电阻并不是必须的，在恶劣噪声环境中，可以选用。
比如常用的 FM 接
收模块或者 Capsense
触摸感应功能块，都是通过 I2C 接口控制的。 I2C 接口信号从处理器出发，经过
PCB 上的信号路径，进入上述电路单元