Verilog交通灯-任琨-24.docx

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Verilog实验报告
班级 微电子0902班
姓名 任琨
学号 04094061
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实验课题
交通灯
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Verilog实验报告
班级 微电子0902班
姓名 任琨
学号 04094061
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实验课题
交通灯
Verilog程序（主程序+激励）
主程序：
`define Y2RDELAY 25
`define R2GDELAY 5
module jiaotongdeng
(zhu,fen,rst,clock);
output[2:0]zhu,fen;
reg [2:0]zhu,fen;
input rst;
input clock;

parameter red=3'd1,
yellow=3'd2,
green=3'd4;

parameter s0=3'd0,//zhu=red fen=red
s1=3'd1,//zhu=green fen=red
s2=3'd2,//zhu=yellow fen=green
s3=3'd3,//zhu=red fen=green
s4=3'd4;//zhu=red fen=yellow
reg[2:0]state;
reg[2:0]next_state;

always @(posedge clock)
if(rst)
state<=s0;
else
state<=next_state;

always @(state)
begin
zhu=red;
fen=red;
case(state)
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s0:;
s1:zhu=green;
s2:zhu=yellow;
s3:begin
zhu=red;
fen=green;
end
s4:begin
zhu=red;
fen=yellow;
end
endcase
end

always @(state or rst)
begin
case(state)
s0:if(rst)
next_state=s0;