低成本双路正弦波发生器.docx

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摘要
本作品基于于DDS工作作原理,利利用CPLLD编程实实现NCOO功能,进而而实现题目目中要求产产生正弦波波,每路信信号的频率率、幅度及及两路信号号的相位差差均可程控控设置。以以P89VV51RDD2芯片为为本设计的的控制核心心,通过单单片机与CCPLD的的连接实现现对波形的的频率、幅幅度及相位位差的程控控可调,并并且可实现现取消微处处理器单元元,控制逻逻辑单元也也能实现独独立设置特特定参数信信号功能。参参数设定与与相关信息息通过液晶晶屏显示。
关键字:DDDS原理理,微处理理器,可编编程逻辑,CCPLD
任务:
设计、制作作一个低成成本双路正正弦波发生生器,每路路信号的频频率、幅度度及两路信信号的相位位差均可程程控设置。除除工作电源源外,正弦弦波发生器器由微处理理器单元(含含键盘显示示)、控制制逻辑单元元和模拟电电路单元三三部分组成成。要求控控制逻辑单单元不使用用任何存储储器资源,模模拟电路单单元不使用用集成DAAC且无可可调阻容件件。正弦波波发生器结结构框图如如下所示,微微处理器单单元以串行行方式向控控制逻辑单单元发送参参数控制字字,控制逻逻辑单元产产生若几个个频率稳定定的逻辑脉脉冲输出给给模拟电路路单元,模模拟电路单单元经过信信号变换后后得到预定定参数的双双路正弦波波。系统框框图如下::主要由键键盘显示,微微处理单元元,控制逻逻辑单元,模模拟电路单单元构成。
本任务中推推荐采用的的信号变换换原理有::PWM信信号经低通通滤波后可可变换为直直流电压,窄窄带范围内内的方波经经低通滤波波后可变换换为相应频频率的正弦弦波,两路路不同频率率的正弦波波经差频与与低通滤波波后可变换换为另一低低频正弦波波。
要求
基本要求
(1)两路路正弦波的的频率范围围1Hz——1kHzz,步进值值不大于11Hz,%;;
两路正弦波波输出最大大幅度不低低于3V,幅幅度设置,设设置分辨率率不低于112bitt;
(3)正弦弦波信号在在整个频率率设置范围围内,波形形失真度不不大于2%%;
(4)两路路信号的相相位差可以以在0—3359度内内可调,设设置分辨力力不大于11度;
(5)所有有参数均可可程控设置置;
(6)微处处理器单元元与控制逻逻辑单元信信号连线应应不超过33条。
发挥部分
(1)控制制逻辑单元元输出给模模拟电路单单元的信号号线应不超超过5条;;
(2)当当两路信号号频率为11到10间间的倍频关关系时能同同步,示波波器观测两两路波形稳稳定;
(3)设设定的输出出信号电压压值在整个个频段内,变变换量小于于5%;
(4)两路路正弦信号号幅度设置置为零时,输输出噪声小小于5mVV;
(5)取取消微处理理器单元,控控制逻辑单单元也能实实现独立设设置特定参参数信号的的输出;
(6)其他他,主要考考核硬件成成本、技术术指标提升升和工艺水水平。
目录
摘要 22
任务: 22
要求 3
目录 4
一、方案论论证与比较较 5
5
5
5
: 6
: 6
二、系统方方案描述与与论证: 7
:: 7
: 7
:: 7
: 10
:: 12
三、软件设设计: 13
四、系统测测试: 14
结论 15
参考文献 15
附录 16
附录1程程序设计 16
附录2CPLDD内部逻辑辑电路图 43
附录3模模拟电路原原理图 44
一、方案论论证与比较较

方案一:选选用独立键键盘按键和和数码管显示示,独立键键盘的特点点是程序编编制简单,但但是每个按按键占用一一条I/00口,当按键键较多时,I/O口的利用率不高,适用于所需按键较少的场合。采用数码管显示时一般采用动态显示,需要用I/O口发送段选与位选数据,若同时用独立键盘,则会造成I/O口的数量不够的问题,又因动态显示利用人眼余晖来实现八位数的动态显示,而且还具有可靠性不高,易烧毁的问题。
方案二:该该方案选用用4*4矩阵式键键盘和122864液液晶。采用用矩阵式键键盘可大大大提高了II/O口的利用率率,而采用用液晶显示示则可以通过控控制单元对对液晶提供供各种控制制命令,如:清屏屏、字符闪闪烁、光标标闪烁、显显示移位等等多种功能能,显示内内容丰富,并并且具有微微功耗、体体积小,超超薄轻巧的的特点。
综上所述,由由于本设计计要用到116个按键,经经过两种方方案的比较较,最终采采用4*4矩阵式键键盘和液晶晶屏显示的的组合完成成键盘显示示单元。

方案一:选选用MSPP430系系列单片机机,拥有强强大的处理理能力 MSP4430 系列单片片机是一个个 16 位的单片片机,采用用了精简指指令集(  RISCC )结构,具具有丰富的的寻址方式式(7 种源操作作数寻址、 4 种目的操作数寻址)、简洁的 27 条内核指令以及大量的模拟指令;大量的寄存器以及片内数据存储器都可参加多种运算;还有高效的查表处理指令;有较高的处理速度,在 8MHz 晶体驱动下指令周期为 125ns 。这些特点保证了可编制出高效率的源程序。
方案二:选选用P899V51RRD2单片片机,P889V511RD2单单片机的典典型特性是是它的X22方式选项项。利用该该特性可使使应用程序序以传统的的80C551时钟频频率(每个个机器周期期包含122个时钟)或或X2方式式(每个机机器周期包包含6个时时钟)的时时钟频率运运行,选择择X2方式式可在相同同时钟频率率下获得22倍的吞吐吐量。从
该该特性获益益的另一种种方法是将将时钟频率率减半而保保持特性不不变,这样样可以极大大地降低电电磁干扰((EMI))。Flaash程序序存储器支支持并行和和串行在系系统编程(IISP)。并并行编程方方式提供了了高速的分分组编程(页页编程)方方式,可节节省编程成成本和上市市时间。
综上所述::根据两个个方案不同同的特点,综综合比较选选用方案二二中的P899V51RRD2单片片机作为微微处理器单单元。

方案一:逻逻辑控制单单元选用CCPLD,CPLDD属于大规模模集成电路路范围,是是一种用户户根据各自自需要而自自行构造逻逻辑功能的的数字集成成电路,它具有编编程灵活、集集成度高、设设计开发周周期短、适适用范围宽宽、开发工工具先进、设设计制造成成本低、对对设计者的的硬件经验验要求低、标标准产品无无需测试、保保密性强、价价格大众化化等特点。
方案二:FFPGA它它是在PAAL、GAAL、CPPLD等可可编程器件件的基础上上进一步发发展的产物物。既解决决了定制电电路的不足足,又克服服了原有可可编程器件件门电路数数有限的缺缺点。 CCPLD和和FPGAA的主要区区别是他们们的系统结结构。CPPLD是一一个有点限限制性的结结构。这个个结构由一一个或者多多个可编辑辑的结果之之和的逻辑辑组列和一一些相对少少量的锁定定的寄存器器。这样的的结果是缺缺乏编辑灵灵活性,但但是却有可可以预计的的延迟时间间和逻辑单单元对连接接单元高比比率的优点点。而FPPGA却是是有很多的的连接单元元,这样虽虽然让它可可以更加灵灵活的编辑辑,但是结结构却复杂杂的多。CCPLD和和FPGAA另外一个个区别是大大多数的FFPGA含含有高层次次的内置模模块(比如如加法器和乘乘法器)和和内置的记记忆体。因因此一个有有关的重别别是很多新新的FPGGA支持完完全的或者者部分的系系统内重新新配置。允允许他们的的设计随着着系统升级级或者动态态重新配置置而改变。一一些FPGGA可以让让设备的一一部分重新新编辑而其其他部分继继续正常运运行
综上所述::方案一结合了方方案二的优点而而且也节约约了实验成成本,所以以选择方案案一来完成控控制逻辑单单元。
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方案一:TTL0844,双列114脚封装装,高阻输输入结型场场效应输入入,电压反反馈性运算算放大器,,输入入偏置电流流等于300pA,转转换速率等等于16VV/μs功功耗等于
6680mWW,增益带带宽等于33MHz,,输入失调调电压等于于2~5mmV。
方案二:TTL0822是一个双双运算放大大器,通过过小电压信信号的变化化控制大电电压信号。
方案三:LLM3244具有电源源电压范围围宽,静态态功耗小,可可单电源使使用价格低低廉等优点点。
综上所述::方案二继继承了其他他方案的许许多的特点点,也满足足实验要求求,因此选选择方案二二最合适。
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方案一:使使用自己设设计的线性性电源,设设计时比较较麻烦达到到预期的目目的很是不不易,而且且产生供电电不稳定。
方案二: 使用ACC/DC模模块。此模模块有良好好的隔离、保保护作用。而而且也能进进行电压变变换,也有有很强的降降低噪生的的功能,但但是成本较较高。
综上所述,为为了达到实实验目的且且考虑节约约实验成本本和实验资资源有限,则则选用实验验室内的微微机电源,虽虽
然需要持续续充电但是是仍然能达达到实验效效果。
二、系统方方案描述与与论证:
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系统工作流流程为:用用P89VV51RDD2单片机机作为微处处理器,通通过键盘输输入需要输输出的双相相信号参数数(频率、幅幅值、相位位差、占空空比),将将相应参数数通过液晶晶屏显示,同同时数据输输入到CPPLD中,CPLLD完成了了NCO及其其他所需功功能,根据据设计要求求生成相应应的频率与与相位可调调的数据,通通过比较器器与占空比比控制字进进行比较,产产生频率、相相位及占空空比可调的的脉冲信号号f(t)。通过比比较器进产产生一路占占空比可调调的矩形波波,然后通通过低通滤滤波器生成成直流常量量用于调节节幅值,并并通过电子子开关改变变脉冲信号号f(t)的幅值,若若想输出正正弦波形,则则再通过滤滤波器与运运放即可得得到。由单单片机P889V511RD2控控制输出所所需的波形形参数,改改变CPLLD中的相相关数据,波波形信号可可方便、快快捷、精确确输出。此此方案符合合设计题目目要求,具具有易操作作,稳定性性强等优点点。方案系系统框图如如图
1-33所示。
图1-3方方案系统框框图
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12位移位位寄存器的的SCK、SSOI端口口和13位位译码器的的LOADD端口接到到单片机上上,寄存器器的高4位位做译码器器的地址,低低8位做锁锁存器输出出的数据,6位锁存器的输出作为NCO内24位锁存器的信号端,当DLTA[23,0]信号输入到NCO内部时,开始进行循环相加,每计数到2^24时则输出最高位进入下一位进行计数,而下一位则为每2^12来记一次数直到最高位输出,此信号为FRQA。
Fsys为为连接CPPLD内部部的晶振,此此信号连接接在14位位计数器上上,由SEET[5,,0]来控控制信号的的脉冲,根根据公式FFout==40M/2^,此频频率为基频频。FBAASE≈110KHZZ。通过锁锁存器输出出的信号一一部分进入入了NCOO系统内部部,另一部部分则进入入了鉴频器器,VA[[13,00]和Foout[113,0]]进行鉴频频比较,从从而实现调调节占空比比即可调节节幅度的作作用,即输出信信号PWMMA,同理理另一路输输出PWMMB则也是是如此。FFX[111,0]为为第二路NNCO内部部的输出与与预置的正正弦波的相相位差PHH[11,,0]进行行相加进行行混频,从从而得到信信号FRQQB。
将PWMAA、PWMMB、FBBASE、FFRQA、FFRQB五五个信号接接入到模拟拟电路中去去。
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将矩形波输输入到一个个低通滤波波器中,分分别得到正正弦波和余余弦波,通通过开关,将将得到基频频信号,再再一次经过过两个低通通滤波器,得得到频率不不同的正弦弦和余弦信信号,而信信号再次通通过开关得得到混频,经过积分电电路和低通通滤波器,得得到想要的的正弦波。其其流程图如下下: