半导体存储器的制作方法.docx

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专利名称:半导体存储器的制作方法
技术领域:
本发明涉及一种半导体存储器,该半导体存储器具有易失性存储单元并且具有SRAM接口,其中所述易失性存储单元具有电容器。
背景技术:
近来,诸如蜂窝电话的移动装置在服务功能方面日益完善,并且所要处理的数据量不断地增多。于是,相应地需要在移动装置上安装更大容量的工作存储器。
传统上,移动装置的工作存储器使用SRAM,该SRAM使得系统构造能够较为容易。但是,SRAM在用于构成单元的各个单个位的器件数量方面要大于DRAM,并且因此不利于较高的存储容量。由于这个原因,开发出了一种被称为拟SRAM的半导体存储器,这种存储器具备DRAM的高容量和SRAM的可用性。拟SRAM具有DRAM存储单元和SRAM接口。例如,。
由于拟SRAM具有DRAM存储器内核,所以必须要对存储单元进行重写,以避免读取数据之后的数据破坏。因此,在读取操作时,如果选择了一字线并且提供了不同的地址信号以选择另一字线,则不能正确地进行重写,并且存储单元中的数据被破坏。即,拟SRAM发生误操作。相反,由于SRAM是由锁存器构成的,所以即使在读取操作期间由于提供了另一地址信号而使读取操作中断,存储单元中的数据也不会被破坏。
为了避免前述的误操作,拟SRAM具有下述的定时规范在读取周期过程中当重新选择字线时禁止地址信号的这种变化。
拟SRAM具有SRAM接口,并且与SRAM基本兼容。但是,与SRAM相比,拟SRAM存在某些限制,例如上述对于地址变化的定时规范。因此,当使用拟SRAM来替代安装在系统上的SRAM时,经常需要对用于控制存储器的控制器进行修改。
同时,当拟SRAM具有16位的I/O端子(两个字节)时,通常形成用于输入低位字节信号/LB和高位字节信号/UB的多个外部端子,从而以单个字节为单位输入/输出数据。当将数据的低八位写入存储单元或从存储单元中读出时,将低位字节信号/LB使能。当将数据的高八位写入存储单元或从存储单元读出时,将高位字节信号使能。例如,在NEC公司生产的拟SRAMμPD4632312-x的数据单中,介绍了这种类型的拟SRAM的产品规范。
但是,虽然这种类型的拟SRAM可以以多个字节为单位输入输出数据,但是存储器内核是响应于16位数据进行工作的。因此,例如,当仅向存储器内核中写入低位1字节的数据时,必须屏蔽向存储器内核写入高位1字节的数据。此外,如果低位字节信号/LB和高位字节信号/UB的使能周期部分重叠,则向存储器内核的写入操作的起始时刻必须与低位字节信号
/LB和高位字节信号/UB之间的较慢禁止定时合拍。
如上所述,为了进行字节写入,传统的16位结构的拟SRAM需要用于控制数据屏蔽的电路和用于控制写入操作的起始时刻的电路(写入等待电路)。这增大了控制电路的规模,导致芯片尺寸较大的问题。此外,字节写入时的复杂写入控制减小了定时余量。
以下为与本发明相关的现有技术参考文献。
(专利文献)(1)(非专利文献)(1)μPD4632312-x,NEC数据单,NEC公司发明内容本发明的一个目的在于提高具有DRAM高容量和SRAM接口的半导体存储器的SRAM兼容性和可用性。具体地说,目的在于防止由于地址信号的变化而导致保留在存储单元中的数据被破坏。
本发明的另一个目的在于使用简单的控制电路对能够彼此独立地向它们的存储器内核写入多个数据组的多个拟SRAM的写入操作进行控制。
根据本发明的半导体存储器的多个方面之一,定时器从接收到外部访问信号开始测量预定的时间,并且在经过所述预定时间之后输出访问请求信号。所述外部访问信号使存储器内核执行读取操作,所述访问请求信号使所述存储器内核进行操作。所述预定时间被设定为长于内核操作时间,该内核操作时间是所述存储器内核执行单个操作所需的时间。因此当外部访问信号在短于所述预定时间的时间内发生变化时,存储器内核不进行操作。结果,即使在以存储器内核不能正确操作的时间间隔提供外部访问信号时,
也可以防止存储器内核发生误操作以及防止保存在其中的数据被破坏。
根据本发明的半导体存储器的另一方面,边沿检测电路在检测到所述外部访问信号的转换边沿时输出转换测得信号。所述定时器响应于所述转换测得信号开始测量所述预定时间。因此可以可靠地检测到外部访问信号的变化并且启动定时器的操作。
根据本发明的半导体存储器的另一方面,重置电路与所述转换测得信号同步地产生用于重置所述定时器的重置信号。设置电路以生成所述重置信号的延迟与所述转换测得信号同步地产生用于启动所述定时器的设置信号。由于在启动之前通过重置信号确保了定时器的重置,所以可以始终正确地测量所述预定时间。
根据本发明的半导体存储器的另一方面,所述重置电路响应于从所述定时器输出的所述访问请求信号产生所述重置信号。另选地,所述重置电路在作为所述外部访问信号的芯片使能信号处于非启动状态的同时输出所述重置信号。另选地,所述重置电路在提供用于使所述存储器内核执行写入操作的所述外部访问信号的同时输出所述重置信号。由于在所述定时器不需要进行操作时重置所述定时器,所以可靠地避免了所述定时器发生误操作。
根据本发明的半导体存储器的另一方面,所述定时器具有振荡器和计数器。该振荡器响应于所述转换测得信号而启动,并且产生内部时钟信号。该计数器通过对所述内部时钟信号的脉冲数量进行计数来测量所述预定时间,并且在测量所述预定时间之后输出所述访问请求信号。所述定时器由振荡器和计数器组合在一起而构成,以使得可以容易地高精度地测量所述预定时间。
根据本发明的半导体存储器的另一方面,刷新请求电路周期性地输出用于刷新所述存储单元的刷新请求。刷新保持电路保持所述刷新请求。刷新屏蔽电路在所述存储器内核没有进行操作或所述计数器没有测量所述预定时间时,输出保持在所述刷新保持电路中的刷新请求作为刷新开始信号。此外,该刷新屏蔽电路在所述存储器内核正在进行操作或所述计数器正在测量所述预定时间时,禁止输出所述刷新开始信号。也就是说,所述刷新屏蔽电路用作为确定刷新操作与访问操作之间的优先级的判优电路。这使得可以避免刷新操作与访问操作之间的冲突。
此外,在测量所述预定时间的过程中,通过禁止启动刷新操作,可以将访问操作和刷新操作的开始定时设置为在所述预定时间的测量之后。这使得能够容易地控制访问操作与响应于随机出现的刷新请求而发生的刷新操作之间的判优。
根据本发明的半导体存储器的另一方面,访问保持电路保持所述访问请求信号。访问屏蔽电路在所述存储器内核没有进行操作时,输出保持在所述访问保持电路中的所述访问请求信号作为用于启动存储器内核的操作的访问开始信号。此外,所述访问屏蔽电路在所述存储器内核进行操作时,禁止输出所述访问开始信号。也就是说,访问屏蔽电路用作为确定刷新操作与访问操作之间的优先级的判优电路。因此可以避免访问操作与响应于随机出现的刷新请求而发生的刷新操作之间的冲突。
根据本发明的半导体存储器的另一方面,允许将作为所述外部访问信号的地址信号仅保持短于所述预定时间或长于单个读取操作所需的周期时间的时间。禁止将所述地址信号保持长于所述预定时间或短于所述周期时间的时间。如果将所述地址信号保持得长于所述预定时间并且短于所述周期时间,则存储器内核开始操作。然而,所述地址信号的保持时间短于所述周期时间,从而输出数据将是无效的。将所述周期时间设置为包括无效的存储器内核操作所花的时间是对时间的浪费,因为无效存储器内核操作对任何访问都没有贡献。根据本发明,能够禁止无效存储器内核操作,从而减少了周期时间。
根据本发明的半导体存储器的另一方面,禁止端子接收用于禁止所述定时器测量所述预定时间的禁止信号。在提供所述禁止信号时,开始信号输
出电路响应于所述外部访问信号的接收强制输出所述访问请求信号。结果,安装有所述半导体存储器的系统例如可以根据存储器内核的实际操作性能来访问所述半导体存储器。
根据本发明的半导体存储器的另一方面,刷新请求电路周期性地输出用于刷新所述存储单元的刷新请求。刷新保持电路保持所述刷新请求。在没有提供所述禁止信号时,刷新屏蔽电路输出保持在所述刷新保持电路中的刷新请求作为刷新开始信号。此外,在提供所述禁止信号时,该刷新屏蔽电路禁止输出所述刷新开始信号。暂时禁止响应于随机出现的刷新请求的刷新操作使得可以根据存储器内核的实际操作性能在最短的时间内访问半导体存储器。
根据本发明的半导体存储器的另一方面,测试模式电路在外部端子连续接收到多个具有预定逻辑值的信号时进入测试模式。结果,可以容易地使半导体存储器进入测试模式,而不需要具有专用测试端子。
根据本发明的半导体存储器的另一方面,在进入测试模式时或者进入测试模式之后,测试解码电路可以根据提供给所述外部端子的信号的逻辑值从多种测试中选择所要执行的测试。
根据本发明的半导体存储器的另一方面,写入屏蔽电路响应于在进入所述测试模式时提供的写入使能信号禁止写入操作。这可以防止在进入所
述测试模式时的错误写入操作,该错误写入操作会破坏保存在所述存储单元中的数据。
根据本发明的半导体存储器的另一方面,在测试模式下,第一测试电路禁止所述定时器测量所述预定时间,并且响应于所述外部访问信号的接收强制输出所述访问请求信号。因此,可以容易地估算对存储器内核的访问时间的实际值。
根据本发明的半导体存储器的另一方面,在测试模式下,第二测试电路向外部端子输出一测量信号,该测量信号表示所述定时器正在测量所述预定时间。因此可以容易地测量所述预定时间。
根据本发明的半导体存储器的另一方面,所述第二测试电路具有重置禁止电路和定时器输出电路。重置禁止电路禁止所述定时器在经过所述预定时间之后进行重置,以便重复地测量所述预定时间。所述定时器输出电路根据所述重置禁止电路的操作接收在每个预定时间输出的所述访问请求信号,响应于第一个访问请求信号输出所述测量信号,并且在停止输出所述测量信号之前接收所述访问请求信号预定次数。输出所述测量信号,直到经过了多次预定时间。结果,可以高精度地测量所述预定时间。
根据本发明的半导体存储器的另一方面,在测试模式下,第三测试电路响应于所述外部访问信号强制生成刷新请求。接着,该第三测试电路在
完成与所述外部访问信号相对应的读取操作时,根据所述刷新请求开始刷新操作。此外,该第三测试电路响应于该刷新操作强制产生读取操作请求,并且执行读取操作。通常,当在读取操作过程中发出刷新请求时,出现最差访问时间。然而,由于刷新请求是随机出现的,所以难以通过外部控制使半导体存储器执行最差访问操作。根据本发明,该第三测试电路可以容易地实现最差访问操作,从而测量最差访问时间。
根据本发明的半导体存储器的另一方面,写入控制电路响应于写入使能信号和第一数据使能信号输出用于操作存储器内核的第一存储单元的第一写入信号。该写入控制电路还响应于写入使能信号和第二数据使能信号输出用于操作存储器内核的第二存储单元的第二写入信号。
所述第一存储单元响应于所述第一写入信号向存储单元写入第一写入数据。所述第二存储单元响应于所述第二写入信号向存储单元写入第二写入数据。所述第一和第二存储单元分别根据第一和第二写入信号彼此独立地进行操作。结果,无论什么时候提供写入使能信号以及第一和第二数据使能信号,所述写入控制电路只能根据这些控制信号在预定的定时输出第一和第二写入信号。换句话说,所述写入控制电路不需要进行诸如根据控制信号的提供定时来对写入操作的开始定时进行偏移的控制。这使得能够减小半导体存储器的电路规模,并提高所述写入控制电路的定时间余量。结果,可以减少写入周期时间。
根据本发明的半导体存储器的另一方面,输入控制电路响应于所述第一和第二写入信号分别向所述第一和第二存储单元输出所述第一和第二写入数据。这消除了例如在半导体存储器上形成用于在向第一存储单元写入数据时禁止向第二存储单元写入数据的屏蔽逻辑的必要。结果,可以减小半导体存储器的电路规模。由于不必控制数据屏蔽,所以可以通过减少写入周期时间来提高与写入操作相关的电路的定时余量。
根据本发明的半导体存储器的另一方面,所述半导体存储器具有子状态机和主状态机。存储器内核具有由于数据保持而需要刷新的存储单元。刷新控制电路以预定的时间间隔产生刷新命令,以刷新所述存储单元。
所述子状态机具有就绪状态和保留状态,其中在没有提供读取命令时所述子状态机转换到所述就绪状态,所述子状态机响应于读取命令从所述就绪状态转换到所述保留状态。所述子状态机根据所述半导体存储器内部产生的刷新命令以及从外部提供的读取命令和写入命令分别发出刷新允许、读取允许和写入允许,以操作所述存储器内核。
所述主状态机具有空闲状态,在该状态下,主状态机将所述存储器内核设置为非操作状态;读取状态,在该状态下,主状态机使所述存储器内核执行读取操作;写入状态,在该状态下,主状态机使所述存储器内核执行写入操作;以及刷新状态,在该状态下,主状态机使所述存储器内核执行刷新操作。该主状态机根据所述刷新允许从空闲状态转换到刷新状态,从而使所述存储器内核执行刷新操作。该主状态机根据所述读取允许从空闲状态转换到读取状态,从而使存储器内核执行读取操作。该主状态机根据所述写入允许从空闲状态转换到写入状态,从而使存储器内核执行写入操作。