eda Verilog技术复习内容.pptx

eda_Verilog技术复习内容可编程逻辑器件及EDA技术总复习
EDA技术(Electronic Design Automatic)
广义EDA:以计算机为工作平台,以电子CAD通用软件包为开发环境,以电子系统设计为应用方向的电子产品自动化设计过程,电路设计是典型
狭义EDA:以大规模可编程逻辑器件为设计载体,以硬件描述语言为系统逻辑描述的主要表达方式,以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具,通过有关的开发软件,自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真,直至对于特定目标芯片的适配编译、逻辑映射、编程下载等工作,最终形成集成电子系统或专用集成芯片的一门新技术。
全定制ASIC——
由设计者定义芯片上所有晶体管的几何图形和工艺规则,最后将设计结果交由IC厂家去进行掩模制造,做出产品
应用领域:模拟集成电路设计,数字集成电路设计
专用集成电路 ASIC
半定制ASIC——约束性的版图设计方法,以牺牲芯片性能为代价来简化设计,缩短开发时间。分为门阵列设计法和标准单元设计法。
应用领域:通信领域
可编程ASIC——将掩模ASIC集成度高的优点和可编程逻辑器件设计生产方便的特点结合在一起。
应用领域:样品研制或小批量产品开发
专用集成电路ASIC分类
硬件描述语言 Hardware Description Language
用软件编程的方式来描述电子系统的逻辑功能、电路结构和连接形式,适合大规模电子系统的设计。
ABEL
VHDL
Verilog HDL
System C
EDA技术的设计方法
电路级设计流程
系统级设计流程
EDA技术的设计方法
电路级设计流程
设计输入:确定设计方案,选择合适元器件,根据具体的元器件设计电路原理图
第一次仿真:检验设计方案在功能方面的正确性。包括数字电路的逻辑模拟、故障分析,模拟电路的交直流分析、瞬态分析。※必须要有元件模型库的支持。
PCB板的自动布局布线:仿真通过后,根据原理图产生的电气连接网络表再进行PCB板的自动布局布线
后仿真:检验PCB板在实际工作环境中的可行性。
第一步:原理图
第二步:PCB图
第三步:电路图
电路设计基本流程
系统级设计流程
系统划分:按照“自上而下”的方法
设计输入:采用VHDL语言状态图等方式描述系统,并编译成标准的VHDL文件。
功能仿真:检验系统功能设计的正确性。
综合优化:对HDL源代码进行综合优化处理,生成门级描述的网络表相应的厂家综合库。
适配前仿真:利用产生的网络表文件进行适配前的时序仿真。
适配:将综合后的网络表文件针对某一具体的目标器件进行适配,包括底层器件配置、逻辑分割、逻辑优化、布局布线。
适配后仿真:根据适配后的仿真模型,进行适配后的时序仿真
器件实现:将适配产生的器件编程文件通过编程器或下载电缆载入到目标芯片FPGA或CPLD中
第一步:行为描述
第二步:逻辑综合
第三步:设计实现
always @(state) begin: OUTPUT_DECODE
if(state == Too_High ) begin
Cold <= 1;
Heat<= 0;
end
else if(state == Too_Low) begin
Cold <= 0;
Heat<= 1;
end
else if(state == Well_situated) begin
Cold <= 0;
Heat<= 0;
end
end
可编程逻辑器件设计基本流程
可编程逻辑器件原理
可编程逻辑器件分类
低密度
PROM,EPROM,EEPROM,PAL,PLA,GAL
只能完成较小规模的逻辑电路
高密度,已经有超过400万门的器件
EPLD ,CPLD,FPGA
可用于设计大规模的数字系统集成度高,甚至可以做到SOC(System On a Chip)