简单的FIR滤波器.pdf

数字和DSP系统
平台级设计与实现
清华大学电子工程系
郑友泉
******@.
简单的FIR滤波器
entity FIR is
port(data_in: in std_logic_vector(7 downto 0);
data_out: out std_logic_vector(15 downto 0);
clock: in std_logic);
end entity FIR;
architecture behaviour of FIR is
signal c1,c2,c3,c4,d1,d2,d3,d4 : std_logic_vector(7 downto 0);
begin
c1 <= "00000001"; c2 <= "00001111"; c3 <= "00001010"; c4 <= "01000110";
clock_logic: process(clock)
begin
if clock='1' and clock'event then
d4 <= d3;
d3 <= d2;
d2 <= d1;
d1 <= data_in;
data_out <= c1*d1 + c2*d2 + c3*d3 + c4*d4;
end if;
end process clock_logic;
end behaviour;
数字和DSP系统平台级设计与实现第2页
1
综合软件XST中的Register Balancing选项
z Register Balancing选项:
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对FIR滤波器的综合结果
Register No Yes
Balancing
Maximum MHz MHz
Frequency
Slices 69 84
Slice Flip Flops 48 99
4 input LUTs 89 89
Device:2s200pq208-5
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2
Xilinx Help on Register Balancing
数字和DSP系统平台级设计与实现第5页
Synplify Help on Retiming
数字和DSP系统平台级设计与实现第6页
3
Synplify Help on Pipelining
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本节课内容
z Pipelining and Parallel Processing
(流水线与并行处理)
z Retiming
(重定时)
z Iteration Bound
(迭代边界)
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4
Pipelining and
Parallel Processing
——挖掘计算的并发性
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计算机体系结构中流水线的概念
z 流水线:
•指令的执行过程:取指令->分析->执行
•指令的顺序执行:
取指令k 分析k 执行k 取指令k+1 分析k+1 执行k+1
•指令的流水线执行:
取指令k 分析k 执行k
取指令k+1 分析k+1 执行k+1
取指令k+2 分析k+2 执行k+2
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5
计算机体系结构中流水线的概念
z 流水线的主要特点:
•在流水线的每一个功能部件的后面都要有一个锁存
器,它的作用是保存本流水段的执行结果;
•各流水段的时间应尽量相等,否则容易引起流水线
的阻塞、断流等;
•只有连续提供同类任务才能充分发挥流水线的效
率;
•流水线需要有“装入时间”和“排空时间”。只有流水
线完全充满时,整个流水线的效率才能得到充分发
挥。
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流水线与并行处理
z DSP算法的流水线变换
•在数据通路中加锁存器,使DSP算法能够进行
流水线处理;
•缩短Critical Path;
•提高处理速度;
•降低功耗。
z 并行处理
•提供重复的硬件资源;
•多输入多输出,提高吞吐量;
•降低功耗。
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6
流水线与并行处理(举例)
流水线
z Critical Path 减半;
z 关键路径上的电容减半,驱动电压可降低,
因此功耗降低。
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流水线与并行处理(举例)
并行处理
z