基于FPGA的一位全加器与约翰逊计数器实验报告.docx

实验报告基于FPGA的一位全加器与约翰逊计数器实验一:;;。二:;;、引脚锁定、下载;。三:(A,B,CO,S);inputA,B;outputS;outputCO;wireS,CO;assignS=A^B;assignCO=A&B;,对比仿真测试和真值表,符合设计要求,其他源码见附录。,激励文件见附录,仿真测试如下图:图7向左计数的仿真波型图8向右计数的仿真波型分析波形对照教材上P29的输出数码,符合设计要求,设计合理。四:,将半加器保存为half_adder,可否保存为full_adder?答:不能保存为full_adder。因为verilog HDL语言中,要求程序名与实体名一致,否则会出现错误。,发现二者有什么样的区别?答:功能仿真就是将综合后的verilog HDL网表文件再送到verilog HDL仿真器中所进行 仿真。这时的仿真仅对verilog HDL描述的逻辑功能进行测试模拟,以了解其实现的功能是否满足原设计的要求,仿真过程不涉及具体器件特性,如延时特性。时序仿真就是将布线器/适配器所产生的verilog HDL网表文件送到verilog HDL仿真器中所进行的仿真。该仿真已将器件特性考虑进去了,?答:进行引脚锁定,是为了对硬件进行检测,将下载文件下载到芯片后,对系统的设计进行的功能检测的过程。?答:可以大大降低设计成本,缩短设计周期;极大地简化设计文档的管理;提高大规模 系统电子设计的自动化程度;设计者拥有完全的自主权,再无受制于人之虞;良好的可移植与可测试性,为系统开发提供可靠的保证;能将所有设计环节纳入统一的自顶向下的设计方案附录:半加器激励文件:一位加器激励文件:`timescale1ns/1psmodulefull_adder_full_adder_sch_tb();//Inputsregain;regbin;regcin;//Outputwiresum;wirecout;//Bidirs//InstantiatetheUUTfull_adderUUT(.ain(ain),.bin(bin),.cin(cin),.sum(sum),.cout(cout));//InitializeInputs//`ifdefauto_initinitialbeginain=0;bin=0;cin=0;#10ain=0;bin=0;cin=1;#10ain=0;bin=1;cin=0;#10ain=0;bin=1;cin=1;#10ain=1;bin=0;cin=0;#1