EDA实验1.doc

实验报告学生姓名:赖金水班级:09电信本2班学号:120091003226课程:EDA实验实验题目:组合逻辑电路的设计实验地点:A210实验目的:,学习简单组合逻辑电路的设计,多层次的电路设计,仿真和硬件测试。\CPLD的设计过程,并比较原理图输入和文本输入的优势。实验内容:利用quartus2完成2选1多路选择器的文本编辑好仿真测试等步骤。最后在实验系统上进行硬件测试,验证本项目的功能。VHDL语言程序如下:LIBRARYIEEE;;ENTITYmuxaISPORT(a,b:INSTD_LOGIC;s:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDENTITYmuxa;ARCHITECTUREoneOFmuxaISBEGINy<=aWHENs='0'ELSEb;ENDARCHITECTUREone;仿真步骤:打开波形编译器。选择file——>new,,在new窗口中选择vectorwaveformfile选项。单机ok,即出现空白的波形编译器,在name下双击鼠标出现nodefinder窗口在filter下拉选项中选pin然后单击list就能找到工程的所有端口引脚名,然后进行波形输入。最后保存,然后启动仿真器,选择process——》startsimulation,essful,仿真结束2将上述的多路选择器堪称是一个元件mux21a,利用于艳丽图书出发完成3选一多路选择器,并存于同一目录编译,综合,仿真本例程,并对其仿真波形进行分析说明。,用力划语句写出8位并行2进制全加器的定存文件,编译,综合,仿真本例程,并对其仿真南波形作出分析说明。最后硬件测试VHD语言:LIBRARYIEEE;;ENTITYH_ADDERIS PORT(A,B:INSTD_LOGIC; CO,SO:OUTSTD_LOGIC);END;ARCHITECTUREONEOFH_ADDERISBEGIN SO<=AXORB; CO<=AANDB;END; LIBRARYIEEE;;ENTITYF_ADDERIS PORT(AIN,BIN,CIN:INSTD_LOGIC; COUT,SUM:OUTSTD_LOGIC);ENDENTITYF_ADDER;PONENTH_ADDERIS PORT(A,B:INSTD_LOGIC; CO,SO:OUTSTD_LOGIC); PONENT; SIGNALD,E,F:STD_LOGIC;BEGIN U1:H_ADDERPORTMAP(A=>AIN,B=>BIN,CO=>D,SO=>E); U2:H_ADDERPORTMAP(A=>E,B=>CIN,CO=>F,SO=>SUM); COUT<=DORF;END; LIBRARYIEEE;;ENTITYF_ADDER8IS PORT(AIN,BIN:INSTD_LOGIC_VECTOR(7DOWNTO0); CIN:INSTD_LOGIC; SUM:OUTSTD_LOGIC_V