实验一+一位二进制全加器设计.doc

南昌大学实验报告学生姓名:   学  号: 6100210173 专业班级: 中兴101班    实验类型:□验证□综合 □设计□创新实验日期:2012、10、22   实验一一位二进制全加器设计实验一、实验目的1、学习QuartusII的文本和原理图输入方法设计简单组合电路以熟悉QuartusII的使用;2、熟悉设备和软件,掌握实验操作。二、实验内容与要求(1)在利用VHDL编辑程序实现半加器和或门,再利用原理图连接半加器和或门完成全加器的设计,熟悉层次设计概念;(2)给出此项设计的仿真波形;(3)参照实验板的引脚号,选定和锁定引脚,编程下载,进行硬件测试。三、设计思路一个1位全加器可以用两个1位半加器及一个或门连接而成。而一个1位半加器可由基本门电路组成。半加器的真值表为absoco00000**********    其中a为被加数,b为加数,so为本位和,co为本位向高位进位,因而可得表达式为:so=NOT(aXOR(NOTb));  而co=aANDb;其原理图形如下而全加器的真值表如下;ainbincinsumcout00000001100101001101100101010**********     其中ain为被加数,bin为加数,cin为低位向本位的进位,sum为本位向高位的进位,cout为本位和其原理图如图所示:四、原理图输入法设计1、首先设计半加器(1)、在File菜单中选择New项,将出现新建文件对话框。选择“DeviceDesignFile->BlockDiagram->SchematicFile”项。点击“OK”,在主界面中将打开“BlockEditor”窗口。(2)元件的添加:在绘图区点击鼠标右键->Insert->Symbol…或双击鼠标左键,弹出相应的Symbol对话框,在name栏输入需添加的元件,input(输入引脚),and2(二输入与非门),not(非门),xor(异或)、output(输出引脚)等,回车或点击ok,此时在鼠标光标处将出现该元件图标,并随鼠标的移动而移动,在合适的位置点击鼠标左键,放置一个元件。也可以利用插入器件工具来添加元器件,方法类似。设计好的半加器如下图所示半加器原理图保存文件:从“File”菜单下选择“Save”,出现文件保存对话框,选择文件夹d:suber。单击“OK”.并建立相应的工程。2、将设计好的半加器置成可调用的元件在打开半加器原理图文件的前提下,file->creat/update->createsymbolfilesforcurrentfile3、设计全加器(1)、在File菜单中选择New项,将出现新建文件对话框。选择“DeviceDesignFile->BlockDiagram->SchematicFile”项。点击“OK”,在主界面中将打开“BlockEditor”窗口。(2)元件的添加:在绘图区点击鼠标右键->Insert->Symbol…或双击鼠标左键,弹出相应的Symbol对话框,在name栏输入需添加的元件,input(输入引脚),两个h_suber,or2(两输入或门),output(输出引脚)等,回车或点击ok,此时在鼠标光标处将出现该元件图标,并随鼠标的移动而移动,在合适的位置点击鼠标左键,放置一个元件。设计好的全加器如下图所示:保存文件:从“File”菜单下选择“Save”,出现文件保存对话框,选择文件夹d:suber(与刚才的半加器选在同一个文件夹下必须)。单击“OK”.五、VHDL文本输入法设计试验程序(程序来源:课本80到81页)--一位全加器--下面是一位二进制全加器顶层设计描述--使用软件:--编写日期:2012年10月11号LIBRARYIEEE;;ENTITYfdfdISPORT(ain,bin,cin:INSTD_LOGIC;cout,sum:OUTSTD_LOGIC);ENDENTITYfdfd;PONENTor2a           --调用或门例化程序PORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);PONENTH_J           --调用半加器例化程序PORT(a,b:INSTD_LOGIC;so,co:OUTSTD_LOGIC);PONENT;SIGNALd,e,f:STD_LOGIC;BEGIN                --引脚连接u1:H_JPORTMAP(a=>ain,b=>bin,so=>e,co=>d);u2:H_JPORTMAP(a=>e,b=>cin,so=>sum,co=>f);u3:or2aPORTMAP(a=>d ,b=>f,c=>cout);ENDARCHITE